Устройство для синхронизации Советский патент 1986 года по МПК G06F1/04 

1

Изобретение относится к вычислительной техгшке и может быть использовано в устройствах .для синхронизации, обеспечивающих требуемую последовательность и длительность операций.

Цель изобретения - повышение быстродействия.

На чертеже изображена схема устройства.

Устройство содержит регистры 1 и 2, коммутаторы 3 и-4, первую группу 5 входов сигналов логических условий, блок 6 сравнения, вход 7 первой .фазовой синхронизации, вход 8 второй фазовой синхронизации, группу 9 выходов фазовой синхронизации, вторую группу 10 выходов фазовой синхронизации, вход } разрешения следующего состояния устройства, контрольный выход J 2 режима ожидания устройства, коммутатор 13, вторую группу 14 входов сигналов логического условия устройства, счетчик 15, элемент ИЖ 16, дополнительньй контрольный выход П устройства, элемент ИЛИ-НЕ 13, элемент НЕ 19, элементы И 20 и 21.

Устройство работает следующим образом,

В исходном состоянии выходы регистров i и 2 и счетчика 5 находятся в нулевом состоянии. На выходах коммутаторов 3,4 и 13 устанавливаются коды, определяющие следунзщее состояние устройства. Счетчик 15 по входу разрешения записи с выхода элемента ИЛИ 16 устанавливается в режим параллельной записи. По приходу первого фазового импульса с входа 7 в регистр 1 записывается код, задающий Новое состояние синхронизируемого устройства.через первую группу 9 выходов и одновременно поступающий на управляющие входы коммутатора 4, определяя код на информационных входах второго регистра 2. По второму фазовому импульсу, поступающему через вход 8, в счетчик заносится код с выхода коммутатора 3, а в регистр 2 - коДэ определяющий следующее состояние синхронизируемого устройства через группу 1Q выходов. Кроме того, код с выхода регистра 2 поступает на управляющие вхбды коммутатора 3, оп- .ределяя следующее.состояние на информационных входах регистра 1 , и на управляющие входы коммутатора 13, ус51055 .

танавливая следующее состояние на информационных входах счетчика 15, При равенстве кодов на управляющих входах и информационных выходах к ом5 мутатора 3, т.е, на первых и вторых группах входов блока 6 сравнения, на выходе блока 6 сравнения вырабатьюа- ется сигнал, который через элемент ИЖ-НЕ 18 блокирует запись в регистр

i и поступает через контрольный выход 12 в синхронизируемое устройство, фиксируя начало режима ожидания,

Счетчик 15 после записи в него кода с выхода коммутатора 13 сигналом

5 временной длительности с выхода элемента ИЛИ 16 устанавливается по счетному входу в режим реверсивного счета. Одновременно сигнал временной длительности с выхода элемента ИЛИ 16

20

поступает во внешнее синхронизируе

ое устройство через дополнительный контрольный выход 17 к на второй зход элемента ИШ-НЕ 18, дополнительно блокируя запись в регистр 1, Длительность этого сигнала соответствует количеству тактов импульсов фазовой синхронизации, определяемому кодом, записанным в счетчик 5 по информационным входам. По последнему

тактовому импульсу на выходах счетчика 15 устанавливается нулевой код, определяюиг й окончание сигнала временной длительности на выходе элемента ШМ 16 и переключакяций счетчик 15

по управляющему входу в режим параллельной записи. Если ,за время действия сигнала временной длительности внепшее синхронизируемое устройство не выставило на входы 5 логическое

условие снятия режима ожидания, то по окончании (заднему фронту) сигнала временной длительности во внешнем синхронизируемом устройст ве формируется сигнал, дополнительно устанавливающий через входы 5 логическое условие снятия режима ожидания, т.е, осуществляется нормирование режима ожидания по какому-то определенному контрольному времени. Это

позволяет исключить случайные остановы устройства на сколь угодно долгое время,

Если при выполнении следующего цикла синхронизации коды на первой и второй группах входов блока 6 срз-внения не равны, т,е. режим ожидания отсутствует, то в счетчик 15 записывается код, определяющий временную длительность данного цикла, и сигнал временной длительности с выхода элемента ИЛИ 16 через второй вход элемента ИЛИ-НЕ 18 блокирует запись нового состояния в регистр 1 до полного выполнения данного цикла синхронизации. Тем самым программируется длительность вьтолнения любой операции, а период импульсов фазовой синхронизации выбирается из условия выполнения минимальной по длительности операции. Например, для вьтолнения трех операций с длительностями 3, 15 и 30 МКС период импульсов синхронизации равен 3 мкс. В случае отсутствия счетчика 15 период импульсов синхронизации должен быть не менее 30 мкс.

ормула изобретения 20

Устройство для синхронизации, содержащее два коммутатора, два регистра, блок сравнения, причем группа выходов первого коммутатора соединена с группой информационных входов первого регистра и с первой группой входов блока сравнения, группа выходов первого регистра соединена с группой управляющих входов второго коммутатора и является первой группой вьпсодов фазовой синхронизации устройства, группа выходов второго коммутатора соединена с группой информационных входов второго регистра, группа выходов которого соединена с второй группой входов блока сравнения, с группой управляюпщх входов первого коммутатора и является второй группой выходов фазовой синхронизации устройства, первая группа входов логических условий устройства соединена с группой инфор5

10

.

1251055

мациокньк входов первого и второго коммутаторов, первый и второй входы фазовой синхронизации устройства соединены соответственно с синхровхо- дами первого и второго регистров, вход разрешения следующего состояния устройства соединен с управляющим входом второго регистра, выход блока сравнения является контрольным выходом устройства, о тличающее5

0

5

0

5

0

С я тем, что, с целью .повьпнения быстродействия, в устройство введены третий коммутатор, счетчик, элемент ИЛИ-НЕ, элемент ИЛИ, элемент НЕ, два элемента И, причем вторая группа входов логических условий устройства соединена с группой информационных входов третьего коммутатора, группа управляющих входов которого соединена с группой выходов второго регистра, группа выходов третьего коммутатора соединена с группой информационных входов счетчика, выходы разрядов которого соединены с соответст- вующими входами элемента ИЛИ, выход которого соединен с первьо входом элемента ИЛЙ-НЕ, с входом элемента НЕ, с первым входом первого элемента И и является дополнительным контрольным выходом устройства, второй вход элемента ИЖ-НЕ соединен с выходом равенства блока сравнения, выход элемента ИЛИ-НЕ соединен с входом разрешения записи первого регистра, второй вход фазовой синхронизации устройства соединен с вторым входом первого элемента И и с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, выход первого элемента И соединен со счетньм входом счетчика, вход разрешения записи которого соединен с выходом второго элемента И.

Редактор Е,Копча

Составитель Е.Торопова

Техред О.Сопко Корректор И.Муска

Заказ 4411/45 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

. 113035, Москва, Ж-35, Раушская наб., д. 4/5 ,...-.

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано в устройствах для синхронизации, обеспечивающих требуемую последовательность и дпительность операций. Целью изобретения является повышение быстродействия. Отличительной особенностью устройства является возможность нормирования длительности режима ожидания и гибкого изменения длительности циклов синхронизации, в которых отсутствует режим ожидания. Поставленная цель достигается тем, что в устройство введены третий коммутатор, счетчик, элемент ИЛИ-НЕ, элемент ИЛИ, элемент НЕ, два элемента И. 1 ил.