Устройство для синхронизации каналов Советский патент 1986 года по МПК G06F1/04 

1 Изобретение относится к вычислительной технике и предназначено для микропрограммной ЭВМ, имеющей набор микрокоманд с различным циклом выполнения. Целью изобретения является расширение функциональных возможностей за счет обеспечения переменного периода синхросигналов. , На фиг.1 изображена блок-схема предлагаемого у.стройства; на фиг.2 схема блока формирования фазы эталон ных синхросигналов; на фиг.З - схема блока выработки синхросигналов; на фиг.4 - схема первого блока управления длительностью синхросигналов; на фиг.З - схема второго блока управления длительностью синхросигнапов; на фиг.6 - схема блока управления приостановом; на фиг.7 - узел блокировки; на фиг.8 - временная диаграмма изменения длительности тактов; на фиг.9 - временная диаграмма приостанова при обращении к медленно действующему устройству; на фиг. 10 временная диаграмма запуска и выполнения одного машинного цикла. Устройство содержит блок 1 формирования фазы эталонных синхросигналов, элементы 2 задержки, блоки 3 вы работки синхросигналов, первый блок 4 управления длительностью синхросиг налов, элемент ИЛИ 5, второй блок 6 выработки синхросигналов, узел 7 бло кировки, блок 8 управления пуском, вход 9 эталонных синхросигналов устройства, группу 10 входов задания длительности синхросигналов устрой-Ства, вход 11 начала работы ycTpoiiства, вход 12 конца работы устройства, вход 13 запуска устройства, вход 14 общего сброса, вход 15 останова-устройства, выходы 16 устройства. Блок 1 формирования фазы эталонных синхросигналов содержит элемент НЕ 17, триггер 18, элемент И 19, эл мент ИЛИ 20, Триггер 21, элемент И 20. . Блоки 3 выработки синхросигналов содержат элемент И 23, триггерьЕ 24, 25, элемент НЕ 26, элементы И 27, триггеры 28, элементъ И 29. Первый блок 4 управления длительностью синхросигналов содержит формирователи 30 импульсов, элементы И 31, элемент .ИЛИ 32,. элемент 33 задержки, элемент ИЛИ 34. 1J Второй блок 6 управления длительностью синхросигналов содержит элементы И 35, элемент ИЛИ 36, счетный триггер 37, выход 38 блока. Узел 7 блокировки содержит элемент 39 задержки, элемент И 40, счетный триггер 41, элемент НЕ 42, элемент ИЛИ 43, триггер 44, элемент И 45. Блок 8 управления пуском содержит триггеры 46 и 47, элемент И 48, триггер 49, элемент И 50, элемент ИЛИ 51, элемент ИЛИ 52, элемент И 53, элемент НЕ 34, 53, элемент И 56, триггер 57, элемент ИЛИ 58. Устройство работает следующим образом. Блок 1 формирования фазы эталонных синхросигналов работает следующим образом. С выхода элемента ИЛИ 20 может поступать либо эталонная последовательность импульсов 9, которая подается с выхода элемента И 22, либо инвертированная эталонная последовательность импульсов, которая подается с выхода элемента И 19, вход которой соединен с выходом элемента НЕ 17. Оба элемента И 19 и 22 управляются соответвенно прямым и инверсным выходами триггера 21, который соединен с информационным входом триггера 18 обратной связью. Переключения обоих триггеров 18 и 21 осуществляются соответственно по фронтам импульсов 4 и 4 , поступающих с первого и второго выходов первого блока 4 управления длительностью синхросигналов. Переключение триггера 21 в соответствии с поступлением импульсов прямого и инверсного выходов элемента ИЛИ .32 (первый и второй выход первого блока управления длительностью синхросигналов 4 и k показаны на временной диаграмме (фиг.8). Блок 3 выработки синхросигналов (фиг.З) представляет собой регистр сдвига, число разрядов которого равно четырем и равно числу импульсов в серии. Регистр работает только в режиме сдвига, и занесением информации в младший разряд (в триггер 25) управляют элементы И 23 и триггер 24. Триггеры 25,- 25 представляют ряд основных триггеров сдвигающего регистра, а триггеры 28 , - 28 - ряд вспомогательных триггеров сдвигающего р гистра. На синхровход триггера 25 ,а та же на входы элементов И 27 , 27 , 27, 29, 29, 29g подается с выхода элемента 2 задержки исходная се рия импульсов. На синхровход первог триггера 24, а также на входы элементов И 27, 27.J, 27д, 29,, 29. подается с выхода элемента НЕ 2б инвертированная исходная серия импульсов . Установка триггера 25 означает з несение 1 в данный разряд сдвигаю щего регистра и выработку соответст вующего импульса серии. При отсутствии сигнала запуска, поступающего из блока 8 управления запуском, занесение единицы в младший разряд запрещено, в блоке 3 сда гается постоянно нулевая информациА и импульсы серии не вырабатываются. При поступлении импульса запуска и отсутствии первого синхросигнала на выходе триггера 25 по отрицательному полупериоду исходной серии импульсов, поступающей с выхода элемента 2 задержки, устанавливается в единицу триггер 24. По следующему положительному полупериоду исходной серии устанавливается триггер 25 , т.е. вырабатывается первый синхросигнал серии 3 Одновременно инверсный выход триггера 25, запирает элемент И 23 и по следующему отрицательному полупериоду 2 j триггер 24 устанавливается в О, вспомогательный триггер 28, в 1 и соо ветственно по следующему положитель ному полупериоду 2 , устанавливает триггер 25 в О и устанавливается в 1 триггер 25. Выработка первого .синхросигнала 3, серии заканчивается и начинается второй синхросигнал серии 3,2 .Выработка второго синхросигнала 3 сбрасывающего импульс запуска в блоке 8 управления запуском, и блокировка первым синхро сигналом 3,, элемента И 23 предотвра щает установку триггера 24 в 1 до пор, пока цикл не заканчивается и не поступает очередной сигнал запу ска из блока 8. После установки триггера 25„ в 1 и по следующему отрицательному полупериоду серии 2, устанавливается вспомогательный триггер 28 , который делает активным выход элемента И 27 в следукщем положительном полупериоде и устанавливает триггер 25 в 1. Аналогично производится дальнейший сдвиг единицы и последовательная выработка синхроимпульсов серии. По последнему синхросигналу серии 3 в блоке 8 управления запуском вырабатывается следующий импульс запуска, по которому вновь устанавливается триггер 25, и начинается новая серия синхроимпульсов. Если сигнала запуска нет, регистр завершает цикл сдвига записанной 1 по всем разрядам и устанавливает триггеры 25 - 25 в исходное О состояние. Последовательность сброса установки триггеров блока 3 показана на временной диаграмме (фиг,10). ГГервый блок 4 управления длительностью синхросигналов (фиг,4) предназначен для управления удлинением каждого синхросигнала в 1,5 раза. Первый блок 4 управления длительностью синхросигналов работает следующим образом. При поступлении какого-либо сигнала дешифрации кода микрокоманды . 10 (все сигналы дешифрации полностью формируются к началу нового машинного цикла в результате предварительной выборки и дешифрации полей микрокоманды), указывающего на удлинение соответствующего синхросигнала (например, 10), по его началу открывается элемент И 31 и на прямом выходе элемента И 32 и соответственно первом выходе блока 4 появляется положительный импульс, длительность которого определяется величиной формируемого импульса в формиователе 30,. Формирователь импульов может быть построен на элементе адержки и элементе НЕ. Величина задержки в формирователях 30 , - 30 одинакова и больше длительности полупериода источника эталонной последовательности импульсов, но меньше его периода. По переднему и заднему фронтам положительного импульса (соот;ветственно первый и второй выход блока 4) обеспечивается переключение триггеров 18 и 21 в блоке 1 с его выхода, на первый вход первого блока 4 управления длительностью синхросигналов поступает эталонная последовательность ИМПУЛЬСОВ противоположной фазы.

Элемент 33 задержки предназначен ля устранения помехи при переключении триггеров 18 и 21 и блокирует меньшение положительного импульса на выходе элемента И 31. Величи- 5 на задержки на элементе 33 равна поовине полупериода эталонной послеовательности импульсов.

Таким образом, один период серии мпульсов, поступающей с выхода э.лемента ИЛИ 34 и. соответствующей удлиняемому синхросигналу, увеличивается в 1,5 раза по сравнению с эталонной, что приводит к выработке удлиненного в 1,5 раза синхросигнала. На времен- V ной диаграмме (фиг.8) показано удлинение в 1,5 раза синхросигнала 3 .

Второй блок 6 управления д.пительностью синхросигналов (фиг.5) предназначен для изменения в нужный момент форьО) последовательности импульсов, поступающей с выхода первого блока 4 управления длительностью синхросигналов таким образом, чтобы получить на выходе блока 6 форму последовательности импульсов, «обеспечивающую формирование на выходах устройства синхросигналов удвоенной длительности согласно входным управляющим сигналам дешифрации кода микрокоман- 30 ДЫ..

Второй блок 6 управления длитель- ностью синхросигналов работает следующим образом.

При поступлении одного из сигналов 15 дешифрации полей микрокоманды lOg (сигналы дешифрации поступают в начале цикла) и соответствующего синхросигнала 3 , а также по переднему фронту импульса 4, станет актив- 40 ным выход элемента ИЛИ 36, по которому по заднему фронту импульса 36 устанавливается в 1.триггер 37, на выходе второго блока управления синхросигнала вырабатывается поло- 45 жительный сигнал, который сбрасывается по следующему заднему фронту импульса и блокирует изменение положительного импульса на выходе элемента ИЛИ 5. По результирующему 50 импульсу с выхода элемента ИЛИ 5 блоками выработки синхросигналов вырабатываются вторые синхросигналы удвоенной длительности. На временной диаграмме (фиг.8) по- 55 казано удвоение синхросигнала 12. Узел 7 блокировки предназначен для блокировки выработки синхросигналов при обращении процессора к

медленнодействующей памяти.

Узел 7 блокировки работает следующим образом.

При поступлении сигнала по входу 11 начала работы устройства триггер 44 устанавливается в 1 и по положительному полупериоду импульса с выхода: элемента.39 задержки выравненная по времени поступления с выходами элементов задержки серия импульсов с третьего выхода первого блка 4 управления длительностью синхросигналов вырабатывается импульс на выходе элемента И 40 и устанавливается триггер 41 в 1, который приостанавливает выработку исходной серии для блоков 3 , - 3N выработки синхросигналов. Вырабатывается пауза в машинном цикле (сигнал по входу 11 сбрасывается во время паузы.

По окончании работы внешнего устройства вырабатьшается сигнал 12 показа работы, по которому сбрасывается триггер 44, закрывается элемент , И 40 и по положительному полупериоду серии 4 вырабатывается импульс .на выходе элемента И 45, по заднему фронту которого устанавливается в. О триггер 44. На вьгходе узла сбрасывается блокирующий потенциал и продолжается дальнейшая выработка синхросигналов.

На фиг.9 приведена временная диаграмма приостанова при обращении к медленнодействующему устройству.

Блок 8 управления пуском (фиг.7) предназначен для управления запуском (и оставновом процессора), а также .обеспечения автоматического и пошагового режима работы процессора.

Блок. 8 управления пуском работает следующим образом.

Перед началом работы устройства сигналом общего сброса 14 все триггеры -блока приводятся в исходное состояние.

При поступлении сигнала по входу 13 запуска устройства по отрицательному полупериоду серии 2 устанавливается в 1 триггер 46, затек - по положительному полупериоду серии 2 триггер 47, сигналом с выхода которого производится первоначальный запуск блоков в.ыработки синхросигналов а также устанавливается триггер 49, по сигналу с Прямого выхода которого обеспечивается автозапуск очередного цикла процессора, а по сигналу с инверсного выхода блокируется цепь пер воначального запуска. Триггеры 46 и 47 сбрасываются в О по второму синхросигналу. Для последующего автоматического запуска блоков 3 выработки синхросиг налов по последнему синхросигналу машинного цикла 3 , а также по поло жительному полупериоду 2 единичному прямому выходу триггера 49 станет ак тивен выход элемента И 56 и устанавливается в 1 триггер 57, На выходе блока вырабатывается сигнал для отра ботки очередного машинного цикла. Триггер 57 сбрасывается по второму синхросчгналу каждого цикла ( ) и, если поступает сигнал по входу 15 ос танова устройства, то он сбрасывает триггер 49 в О (элементы И 53 и И 48 блокируют действие сигнала по входу 15 до тех пор, пока не завершится выполнение очередного цикла блоками выработки синхросигналов) иблокирует запуск очередного машинного цикла. Если требуется организовать поцикловое выполнение микрокоманд, то устанавливается сигнал по входу 15, затем устанавливается сигнал по вход 13, по к;оторому отрабатывается только один машинный цикл. Триггер 49 сбрась вается и не позволяет запустить следующий цикл. Сигнал по вход 13 сбрасывается по началу цикла. Для выполнения очередного цикла необходи мо сделать активным сигнал по входу 13и оставить активным сигнал по вхо ду 15. Временная диаграмма запуска и поциклового режима приведена на фиг.10. Устройство работает следующим образом (фиг.1). После установки триггеров устройства в исходное состояние по входу 14общего сброса сигналом по входу 13 запуска блоком 8 управления пуском вырабатывается сигнал, по которому блок 3 , - 3j выработки синхросигналов вырабатывает исходные синхросигналы. Если нет сигнала по вход 15останова устройства, то выработка синхросигналов каждого очередного ма шинного цикла осуществляется автоматически блоком 8 управления пуском -путем выработки им в каждом цикле запускающего импульса. В каждом цикле осуществляется выборка и дешифрация полей очередной микрокоманды, по которым определяются возможные удлинения синхросигналов в каждом следующем цикле. Эти сигналы (10 - 10 , удлинения тактов в 1,5 раза и 10д удвоения тактов в 2 раза) поступают соответственно в первый и второй блоки управления длительностью синхросигналов, вырабатывающие серии импульсов переменной скважности и периода. По этим сериям на выходе элемента 5 (фиг.1) формируется исходная серия импульсов, по которой блоки вырабатывают синхросигналы переменной длительности, обеспечивая тем самым динамическое изменение длительности машинного цикла. Если во время выполнения микрокоманды необходимо обратиться к медленнодействующему устройству, то последняя посыпает сигнал по входу 11 устройства, по которому блок 7 управления приостановом блокирует изменение серии импульсов на выходе элемента ИЛИ 5 и приостанавливает выработку следующего синхросигнала блоками. После окончания работы медленнодействующего устройства по сигналу 12 конца приостанова устройства сбрасывается блокировка на входе элемента ИЛИ 5 и с выхода последнего продолжает поступать исходная серия импульсов Для дальнейшей работы блоков выработки синхросигналов. Если не поступает сигнал по входу 15 останова в блок 8 управления пуском, то запуск очередного цикла осуществляется автоматически, по последнему синхросигналу предыдущего цикла.. Если поступает сигнал останова по входу 15, блок 8 управления пуском блокирует выработку очередного запускающего импульса и останавливает тем самым выработку синхросигналов блоками 3. Формула изобретения Устройство для синхронизации каналов, содержащее п элементов задержки (п - число каналов), п блоков выработки синхросигналов, первый и второй блоки управления длительностью синхросигналов, причем первый, второй, третий и четвертый выходы блоков выработки синхросигналов с первого по (п-1)-й являются первой группой выходов устройства, первьм, второй.

третий и четвертый выходы п-го блока выработки синхросигналов соединены соответственно с первым, вторым, третьим и четвертым управляющими входами первого и второго блоков управления длительностью синхросигналов и являются второй группой выходов устройства, выходы элементов задержки с первого по п-й соединены соответственно с тактовьми входами блоков выработки синхросигналов с первого по п-й, причем первый блок управления длительностью синхросигналов содержит четыре элемента И, первый элемент ИЛИ, выходы элементов И со.едине ны с. соответствующими входами первого элемента ИЛИ, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения переменного периода синхросигналов, в него введен блок формирования фазы эталонных синхросигналов, узел блокировки, блок управления пуском и элемент ИЛИ, вход эталоных синхросигналов устройства соедийен с тактовым входом блока формирования фазы эталонных синхросигналов, вход управления началом фазы которого соединен с первым выходом первого блока управления длительностью синхросигналов, второй выход которого соединен с входом управления окончакия фазы блока формирования фазы эталонных синхросигналов, выход которого соединен с тактовым входом первог блока управления длительностью синхросигналов, группа информационных входов которого является первой группой входов задания длительности синхросигналов устройства, вторая группа входов задания длительности синхросигналов которого соединена с группой информационных входов второго блока управления длительностью синхросигналов, выход первого блока управления длительностью синхросигналов соединен с тактовым входом второго блока управления длительностью синхросигналов, с тактовым входом узла блокировки и с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго блока управления длительностью синхросигналов, выход узла блокировки соединен с третьим входом элемента ИЛИ, выход которого соединен с входами элементов задержки, выход первого элемента задержки соединен с тактовым входом блока управления пуском, вход запуска блока управления пуском является входом запуска устройства, вход общего сброса которого соединен с входом начальной установки узла блокировки и с входом начальной установки блока управления пуском, вхо останова блока управления пуском является входом останова устройства, второй вход п-го блока выработки синхросигналов соединен с входом начала работы блока управления пуском, вход окончания работы которого соединен с четвертым выходом п-го блока выработки синхросигналов, вход начала простанова узла блокировки является входом признака начала работы устройства, вход конца приостанова узла блокировки является входом признака конца работы устройства, причем в первый блок управления длительностью синхросигналов введен элемент задержки, четыре формирователя импульсов, элемент ИЛИ, причем первый, второй, третий и четзертый управляющие входы блока управления длительностью синхросигналов соединены соответственно с входами первого, второго, третьего и четвертого формирователей импульсов , выходы которых соединены с вторыми входами соответствующих элементов И, прямой выход первого элемента ИЛИ соединен с входом элемента задержки и является первым выходом блока управления длительностью синхросигналов, второй выход которого соединен с инверсным выходом первого элемента ИЛИ, тактовый вход блока управления длительностью синхросигналов соединен с первым входом второго элемента ИЛИ, второй

вход которого соединен с выходом элемента задержки, выход второго элемента ИЛИ является третьим выхо-, дом блока управления длительностью синхросигналов, причем блок форми-. рования фазы эталонных синхросигналов содержит элемент НЕ, два элемента И, элемент ИЛИ и два триггера, причем тактовый вход блока управления длительностью синхросигналов соединен с входом элемента НЕ и с первым входом первого элемента И, выход элемента НЕ соединен с первым входом второго элемента И, вход управления началом фазы блока управления длительностью синхросигналов соединен с синхровходом первого триггера, выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с вторым входом второго элемента И, инверсный выход второго триггера соединен с информационным входом первого тригге ра и с вторым входом первого элемента И, выходы первого и второго элементов И соединены с входами элемента ИЛИ, выход которого является выходом блока управления длительностью синхросигналов, блок управления приостановом содержит элемент задержки, элемент НЕ, два элемента И, триггер, элемент ИЛИ и счетный триггер, причем тактовый вход узла блокировки соединен с входом элемента задержки, выход которого соединен с входом эле йента НЕ и с первым входом первого элемента И, второй вход которого соединен с прямым выходом триггера, выход элемента НЕ соединен с первым входом второго элемента И, инверсный выход триггера соединен с вторым вхо дом второго элемента И, выход счет- 25 вым него триггера соединен с третьим входом элемента И, выход первого элемента И соединен с единичным входом счетного триггера, выход второго элемента И соединен со счетным входом счет-зо ного триггера, вход начальной установки узла блокировки соединен с нулевым входом счетного триггера и с первым входом элемента ИЛИ, второй вход которого соединен с входом конца приостанова узла блокировки, выход элемента ИЛИ соединен с нулевы входом триггера, единичный вход которого соединен с входом начала приостанова узла блокировки, блок управления пуском содержит четыре триг гера, четыре элемента И, два элемента НЕ, три элемента ИЛИ, причем вход запуска блока управления пуском соед нен с информационным входом, первого .триггера, выход которого соединен с информационным входом второго триг7112гера, выход которого соединен с первьпм входом первого элемента ИЛИ и с единичным входом третьего триггера, инверсный выход которого соединен с первым входом neipBoro элемента И, прямой выход которого соединен с синхровходом первого триггера, инверсный выход первого элемента И соединен с синхровходом второго триггера, прямой выход третьего триггера соединен с первым входом второго, элемента И, тактовый вход блока управления пуском соединен с вторым входом второго элемента И и с входом первого элемента НЕ, выход которого соединен с вторым входом первого элемента И, вход-начальной установки блока управления пуском соединен с первым входом второго Элемента ИЛИ и с первым входом третьего элемента ИЛИ, выход которого соединен с нулевыми входами первого и второго триггеров, первый управляющий вход блока управления пуском соединен с первходом третьего элемента И, с вторым входом третьего элемента ИЛИ и с нулевым входом четвертого триггера, второй управляющий вход блока управления пуском соединен с входом второго элемента НЕ и с третьим входом второго элемента И, выход которого соединен с единичным входом четвертого триггера, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого является выходом блока управления пуском, выход второго элемента НЕ соединен с первым входом четвертого элемента И, второй вход которого соединен с входом останова блока управления пуском, выход четвертого элемента И со;единен с вторьм входом второго элемента ИЛИ, выход которого соединен с вторьм входом третьего элемента И, выход которого соединен с нулевым входом третьего триггера.

Фи2, /

Изобретение относится к области вычислительной техники и предназна- чено для микропрограммной ЭВМ с разли ;ным циклом выполнения команд. Целью изобретения является расширение функциональных возможностей за счет обеспечения переменного периода синхросигналов. Устройство позволяет наиболее точно приблизить длительность переменного цикла к действительному времени выполнения микрокоманд с учетом оптимального использования оборудования процессора и тем самым повысить производительность ЭВМ в целом. Обеспечить синхронизацию связи процессора с медленно действу-, ющими устройствами с наименьшими потерями быстродействия, сократив тем самым длительность выполнения команд машины и увеличив быстродействие ЭВМ в целом. Повысить эффективность наладки устройства синхронизации и других блоков машины за счет организации по§ циклового режима работы процессора. Поставленная цель достигается за счет (/) введения блока формирования фазы эталонных синхросигналов, узла блокировки блока управления пуском, элемента ИЛИ. 10 ил.

Ф1/.

(риг. 6

/J

fpuz.7