Устройство сопряжения с памятью Советский патент 1986 года по МПК G06F13/28 

ю

о

К)

ел t1 Изобретение относится к области вычислительной техники и может быть использовано, в частности, в микроЭВМ. f Цельизобретения - повьшение быст родействия. На чертеже представлена блок-схема четырехканального устройства для прямого доступа в память, работающего по программе, хранящейся в памяти Устройство содержит группу элемен тов И I, элемент И 2, элемент И 3,пе вый блок 4 прямого доступа в память узел 5 формирования запросов каналов состоящий из сдвигового регистра 6, группу 7 триггеров, элемент.1 И-НЕ 8, узел 9 фop mpoвaния адреса регистра, состоящий из постоянной памяти 10 и шинного формирователя 11, дешифратор 12, элемент ИЛИ-НЕ 13, элемент ИЛИ 14 регистр 15, второй блок 16 прямого доступа в память, элемент ШШ 17,сис темную шину 18, входы и выходы 19-43 элемент И 44. Блоки 4 и 16 вьтолнены на больших интегральных схемах (БИС) КР580ВТ57. Работу устройства рассмотрим на примере работы 0-го канала прямого доступа в память. Перед началом работы после прихода сигнала Сброс центральный процессор должен настроить первый блок 4 прямого доступа в память на работу в режиме без остановки по концу счета, а в его регистры адреса и счета записывается адрес и количество байт для первого передаваемого блока дан ных. Второй блок прямого доступа в память 16 настраивается на работу в режиме с.остановкой по концу счета, а в его регистры адреса и счета записывается адрес таблицы передаваеf ix блоков и количество строк в этой таблице. Первый блок 4 прямого доступа в память 4 после передачи очередного блока данных выдает сигнал на выходе 28 конец счета. Этот сигнал совместно с сигналом на выходе 27 подтверждение запроса канала О устанавливает триггер 0-го канала группы триггеров 7, Установка тригге ра 0-го канала группы триггеров 7 запрещает поступление сигналов на входах 19 запросов канала О через элемент И 1 группы и подает сигнал на выходе 33 запрос канала О на второй блок 16 прямого доступа в память. После окончания текущего цикла 5I прямого доступа в память первый блок 4 прямого доступа в память снимает сигнал на выходе 30 разрешение адреса, что разрешает поступление сигнала с входа 20 подтверждение захвата через элемент И 44 на второй блок 16 прямого доступа в память. Поступление на второй блок 16 прямого доступа в память сигнала с выхода 37 подтвеждение захвата инициирует четыре цикла прямого доступа в память, при которых блок 16 прямого доступа в память записывает два управляющих шестнадцатиразрядных слова в блок 4 прямого доступа в память. Сигнап на входе 32 адреса регистра первого блока 4 прямого доступа в память вырабатывается постоянной памятью 10 по сигналу на выходе 39 подтверждение канала О совместно с выходом сдвигового регистра 6. По сигналу на выходе 39 подтверзкдение запроса канала О значение 3-го разряда сдвигового регистра 6 записывается в триггер 0-го канала группы триггеров 7, что обеспечивает осуществление четырех циклов прямого доступа в память 0-ым каналом второго блока прямого доступа в память. Сигнал на входе 26 выбор микросхемы первого блока 4 прямого доступа в память вырабатывается элементом И 3 по сигналу на выходе 41 разрешение адреса второго блока 16 прямого доступа в память. Окончание работы 0-го канала устройства прямого доступа в память осуществляется по сигналу на выходе 28 конец счета первого блока 4 прямого доступа в память, который устанавливает триггер 0-го канала группы триггеров 7, что запрещает поступление сигналов на входе 19 запросов 0-го канала первого блока 4 прямого доступа в память 4, а 0-ой канал второго блока 16 прямого доступа в память останавливается по концу счета, т.е. триггер 0-го канала группы триггеров 7 будет утверждаться в установленном состоянии. Блок прямого доступа в память (1ЩП) обычно осуществляет управление передачей данных между внешним устройством и памятью. Он вырабатывает управляющие сигналы, обеспечивающие вьшолнение этого обмена. Блок данных либо читается из порта внешнего устройства и пишется в ОЗУ, либо читается из ЗУ и пишется во внешнее устройство. Программирование блока ПДП КР 580ВТ57 обычно осуществляется микропроцессором. При этом он должен записать в регистры адреса и счетчика соответствующего канала два 16-разрядных слова (побайтно) и затем за-, писать в регистр управления байт для настройки микросхемы на соответствую щий режим работы. В данном устройстве прямого доступа в память установлена вторая (уп равляющая) БИС блока ПДП для автоматического программирования первой (передающей) БИС блока ЩЩ. Передающая БИС блока ПДП работает в традиционном режиме обмена блоками информации между ОЗУ и портом внешне го устройства. Управляющая БИС блока ПДП ищет информацию из ОЗУ в передающую БИС блока ЩЩ, являющуюся для иее внешним устройством. Передающая БИС блока ЩЩ после об мена блоком информации (адрес и длин которого записаны в ее регистрах) вы дает сигнал конец счета, по которому управляющая БИС блока ПДП записывает в регистры передающей БИС два 16-раз рядных слова: адрес и длину следующе го блока информации.. Передающая БИС блока ПДП должна настраиваться в режим работы без остановки по концу счета, а управляющая БИС - на запись из ОЗУ в регистры передающей БИС блока ПДП с остановкой по концу счета. Для работы устройства прямого дос тупа в память в ОЗУ создается программа работы (адрес начала программы и количество байт в программе) в вид приведенном в таблице. Младший байт адреса блока 1 Старший байт адреса блока 1 Младший байт счетчика блока 1 2 ёита Старшие б бит режима счетчика блока работы блока 1 Продолжение таблицы Младший байт адреса блока 1 Старший байт адреса блока 2 Младший байт счетчика блока 2 2 бита 6 старших,бит счетчика блорежимака 2 работы Б начале работы (при первом программировании канала устройства прямого доступа в память) центральный процессор записывает в передающую БИС адрес и длину первого информационного блока, которым должны обменяться ОЗУ и внешнее устройство. Б управляющую БИС записывается адрес и длина программы работы канала устройства. При записи байта в регистр управления передающей БИС ее канал настраивается на работу в режиме без остановки по концу счета, так как по сигналу конец счета управляющая БИС успевает записать в регистры адреса и счета адрес и длину следующего информационного блока, т.е. настраивает ее на дальнейшую работу. При записи байта в регистр управления управляющей БИС ее канал настраивается на работу в режиме с остановкой по концу счета, так как после исчерпания программь работы канала передающей БИС его необходимо остановить . Остановка канала устройства пряг мого доступа в память описана. Для программирования работы канала устройства прямого доступа на дальнейшую работу центральный процессор должен записать в управляющую БИС адрес и длину следующей программы работы канала и записать в регистр управления управляющей БИС байт режима с остановкой канала по концу счета. 51 Программирование остальных трех каналов устройства и их работа осуществляется аналогично работе 0-го канала. Построение устройства прямого дос тупа в память на двух БИС программируемого контроллера прямого доступа в память позволяет повысить его быст родействие. При такой схеме построения устройства при частоте тактовых импульсов 2 МГц загрузка управляющих слов осуществляется за 8 мкс, а при построении схемы на одной БИС загруз ка управляющих слов центральным процессором КР580ИК80 даже при наложеНИИ адресов регистров БИС программируемого контроллера прямого доступа в память на память осуществляется минимум за 16,5 мкс. Таким образом быстродействие предлагаемого устройства вьше, чем известного, в 2 раза. Кроме того, загрузка управляющих слов в блок прямого доступа в память из памяти позволяет устройству прямого доступа в память осуществлять некоторое время сложные операции по пересылке данных между внещними устройствами и памятью без вмешательства центрального процессора. Формула изобретения Устройство сопряжения с памятью, содержащее первый блок прямого доступа в память, дешифратор, регистр, причем входы готовности, чтения ввода/вывода, записи ввода/вывода, чтения из памяти, записи в память первого блока прямого доступа в память подключены к группе управляющих выходов центрального процессора,груп па информационных входов - выходов первого блока прямого доступа в память соединена с группой информацион ных входов - выходов регистра и подключена к группе информационных вы.ходов центрального процессора, группа адресных выходов первого блока прямого доступа в память соединена с группой информационных входов дешифратора отличающееся тем, что, с целью увеличения быстродействия, в него введены второй блок прямого дрступа в память, группа триггеров, сдвиговый регистр, постоянная память, шинный формирователь, три элемента И, два элемента ИЛИ, элемент Ц-НЕ, элемент ИЛИ-НЕ, групп элементов И, причем первые входы эл 56 мснтоп и группы подключены к выходам запроса канала внешних устройств, первые входы первого и второго элементов И подключены к выходу подтверждения захвата центрального процессора, выход первого элемента ИЛИ под1спючен к входу запроса захвата центрального процессора, входы готовности, чтения ввода/вывода, записи ввода/вывода, чтения из памяти, записи в память второго блока прямого доступа в память подключены к группе управляющих выходов центрального процессора, rpyrfna информационных входов - выходов второго блока прямого доступа в память подключена к группеинформационных в 1ходов центрального процессора и соединена с группой информационных входов - выходов регистра, при этом группа адресных выходов второго блока прямого доступа в память соединена с группой информационных входов шинного формирователя, группа информационтих входов - выходов которого соединена с группой адресных входов - выходов первого блока прямого доступа в память и с группой информационных выходов постоянной памяти, группа адресных входов которой соединена с группой выходов подтверждения запроса канала второго блока прямого доступа в память, с входами разрешения триггеров группы и с группой входов элемента И-НЕ,выход которого соединен со сдвиговым входом сдвигового регистра, первый выход которого соединен с адресным входом постоянной памяти, вход чтения которой соединен с выходом разрешения чтения адреса второго блока прямого доступа в память, с входом выборки шинного формирователя, с первым входом элемента ИЖ-НЕ, с первым входом третьего элемента И и с вторым входом первого элемента И, выход которого соединен с входом подтверждения захвата первого блока прямого доступа в память, вход выборки,которого соединен с выходом третьего элемента И, второй вход которого соединен с первым выходом дешифратора,второй выход которого соединен с входом выборки второго блока прямого доступа в память, вход подт1верждения захвата которого соединен с выходом второго элемента И, второй вход которого соединен с входом выбора направления передачи шинного формирователя, с выходом разрешения чтения адреса

71

первого блока прямого доступа в память и с вторым входом элемента ИЛИ-НЕ, выход которого соединен с разрешающим входом дешифратора и с входом разрешения записи регистра,синхровход которого соединен с выходом BToporq элемента ИЛИ, первый вход которого соединен с выходом строба адреса второго блока прямого доступа в память, выход запроса захвата которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом запроса захвата первого блока прямого доступа в память, группа входов запроса канала которого соединена с выходами элемен625158

тон и группы, вторые входы которых соединены с группой входов запроса канала второго блока прямого доступа в память и с выходами триггеров груп. ,пы, нулевые входы которых соединены с группой выходов подтверждения запроса канала первого блока прямого доступа в память, выход конца счета байтов которого соединен с синхровхода Q мя триггеров группы, информационные входы которых соединены с вторым выходом сдвигового регистра, выход строба адреса первого блока прямого доступа в память соединён с вто15 рым входом второго элемента ШТИ.

Изобретение относится к области вычислительной техники и может быть использовано; например, в микроЭВМ. Целью изобретения является повышение быстродействия. Устройство содержит два блока прямого доступа в память, дешифратор, регистр, постоянную память, шинный формирователь, сдвиговый регистр, группу триггеров, группу элементов И, элемент И-НЕ, элемент ИЛИ-НЕ, три элемента И, два элемента ИЛИ. 1 табл., 1 ил.