Устройство для контроля БИС Советский патент 1986 года по МПК G01R31/303 G06F11/00 

to

Од

и Изобретение относится к щ-гфровой вычислительной технике и может быть использовано при проектировании само контролируемых больших и сверхбольших интегральных схем для цифровых вычислительных машин и систем. Цель изобретения - повышение полноты контроля и увеличение контролепригодности (упрощение процесса контроля). На фиг.1 представлена схема устройства; на фиг.2 - схема блока анализа результата; на фиг.З - схема блока синхронизации. Устройство содержит блок 1 анализа результата, блок 2 синхронизации, блоки 3.1 - 3,М-и 4.1-4.N элементов И первой и второй групп, вход 5 начальной установки, вход 6 пуска информационные входы 7 и выходы 8 устройства, выход 9 результата, счет чик 10, дешифратор П номеров выводов, входные коммутаторы 12.1 -12.N группы, коммутатор 13 контрольных ко дов , блок 14 задания контрольных кодов, блок 15 переключателей пар выводов. Блок 1 анализа результата (фиг,2) содержит коммутатор 16 ошибки, триг гер 17 ошибки, схему 18 сравнения, группу элементов ИЛИ 19 вторую 20 первую 21 группы информационных входов, синхровход 22.1 и вход 22.2 ра решения выдачи сигнала ошибки, вход 23 конца контроля, выход 24 отсутствия ошибки. Блок 2 синхронизации (фиг.З) содержит первый 25, третий 26, вто- рой 27, четвертый 28 выходы второй вход 29 сброса, генератор 30 импуль сов, триггеры 31-33, дешифратор 34, элемент ИЛИ 35, элементы И 36 и 37. Контроль целостности выводов модуля БИС устройства осуществляется следующим образом. Цикл проверки пары выводов модул БИС состоит из двух тактов. В перво такте с прямого выхода блока 14 через коммутатор 13 и соответствующий коммутатор 12 группы прямой контрол ный код с выхода устройства поступа - ет на соответствующийвход блока 15 .Кроме того, этот код постишает с выхода коммутатора 13 на вход блока 1. Контрольный код, пройдя через блок 15, поступает на вход соответствующих блоков 3.1 и 4.1 элементов 12 И и далее на вход блока 1.В блоке I происходит сравнение кодов, поступивших на его входы. В первом такте первого цикла путем сравнения значеНИИ прямого кода, вьщанного с выхода БИС и полученного на ее входе, происходит проверка соответствующей пары выводов на предмет отсутствия (наличия) в них неисправностей или константа О. типа константа 1 При этом, еслм в прямом коде значение i-rc разряда равно О, то в результате проверки обрыв одного выхода контролируемого вывода будет обнаружен, так как в этом случае значение i-ro разряда в коде, поступившем па вход БИС, равно 1. В том случае, если в первом такте цикла нарушений целостности выводов нет, устройство переходит к второму такту работы. Во втором такте с инверсного выхода блока 14 задания контрольных кодов выдается обратный контрольный код. Таким образом, те неисправности, которые не были выявлены в первом такте (например, короткое замыкание i-ro выхода контролируемого вьшода), будут обнаружены. В том случае, если отклонений от нормы в соответствующей паре контролируемых выводов нет, происходит автоматически переход к контролю очередной пары выводов. Этот переход осуществляется путем увели-чения во втором такте цикла содержимого счетчика 10. Следовательно, при такой организации контроля прямым и обратным кодом пар выводов БИС обеспечивает выявление : всех константных неисправностей выводов. В исходном состоянии все элементы памяти находятся в нулевом состоянии. В блоке 15 выключатели находятся в положении Включено. Код операции Контроль подается на вход 6 устройства. Код операции поступает на вход дешифратора 34. Единичный сигнал с его выхода поступает на S-вход триггера 31, которьм устанавливается в единичное состояние. Единичный сигнал с прямого выхода триггера 31 запускает генератор 30 и на его нервом выходе появляется тактовый импульс. Этот сигнал поступает на второй вход элемента И 36, на первый вход которого поступает единичный

312

сигнал с нулевого выхода триггера 17 блока 1. Первый импульс с первого выхода генератора 30, пройдя через элемент И 36, поступает на счетный вход триггера 32 и переключает его в единичное состояние. С первого выхода блока 14 прямой контрольный код поступает через коммутатор 13 на первые информационные входы коммутаторов 12.1 - 12.N и второй информационный вход, блока 1 .

Единичный сигнал, появившийся на нулевом выходе дешифратора 11 в результате поступления на его вход единичного сигнала, открывает коммутатор 12.1, и контрольньй код с выхода БИС поступает на соответствующий вход блока 15. Контрольный код проходит через замкнутые тумблеры блока 15 и поступает на открытый тем же единичным сигналом с нулевого выхода дешифратора J1 блок элементов И 4.1 и далее на первый информационный вход блока 1. Тактовый импульс с второго выхода генератора 30 через открытый элемент И 37 поступает на синхровход триггера 17. В том случае если коды, поступившие на входы блока 1, совпадают, на его выходе единичный сигнал отсутствует, и триггер 17 остается в исходном состоянии В противном случае по заднему фронту этого синхроимпульса триггер 17 переключается в единичное состояние и на выходе коммутатора 16 появляется последовательность тактовых импулсов , сигнализирующая о неисправности вьшодов БИС.

Одновременно по заднему фронту этого же тактового импульса переключается в единичное состояние триггер 33. В том случае, если неисправность не обнаружена, по заднему фронту, синхроимпульса, поступившего с первого выхода генератора 30, триггер 32 переключается в исходное состояние. -С второго выхода блока 14 на выход коммутатора 13 поступает инверсный контрольный код. Этот код одновременно поступает на второй информационный вход блока 1. С выхода коммутатора 12.1 через блок 15 инверсный контрольный код поступает на вход блока 4.1 элементов И и на первый информационньй вход блока 1.

Очередной тактовый импульс с второго выхода генератора 30 поступает на синхровходы триггеров 17 и 33. По

814

заднему фронту этого импульса проиеходит запись результата проверки целостности выводов в триггер 17. Триггер 33 возвращается в исходное состояние. При этом в счетчик 10 записана единица. На первом выходе дешифратора 11 сформирован высокий потенциал. По заднему фронту очередного тактового импульса с первого выхода генератора 30 триггер 32 переключается в единичное состояние. На очередную пару выводов БИС подается прямой контрольный код. Цикл проверки повторяется. После проверки последней пары выводов БИС на п-м выходе счетчика 10 сформирован единичный сигнал, который поступает через элемент ИЛИ 35 на R-вход триггера 31. В результате этого .вьщача тактовых импульсов с выхода генератора 30 прекращается.

На выход 9 устройства через коммутатор 16 поступает-единичньй сигнал, свидетельствующий о конце контроля и исправности выводов БИС.

Формула изобретения

1. Устройство для контроля БИС, содержащее -дешифратор номеров вьгаодов, две группы блоков элементов И, коммутатор контрольных кодов, блок задания контрольных кодов, счетчик, блок синхронизации, блок анализа резулътата, группу входных коммутаторов , причем выходы блока задания -контрольных кодов соединены с информационными входами коммутатора контрольных кодов, прямой и инверсный управляющие входы которого соединены с первым выходом блока синхронизации первые группы информационных входов входных коммутаторов группы соединены с выходами контролируемой БИС, входы которой соединены с выходами блоков элементов И первой группы, вход пуска устройства соединен с входом пуска блока синхронизации, первые управляющие входы входных коммутаторов группы и управляющие входы блоков элементов И первой группы соединены с вторым выходом блока синхронизации, выходы дешифратора номеров выводов соединены с вторыми уп.равляющими входами входных коммутаторов группы, вход начальной установки устройства соединен .с входами сброfia счетчика, блока анализа результа512

та и первым входом сброса блока синхронизации, первая группа информационных входов которого соединен с выходами блоков элементов И второй группы, управляющие входы которых соединены с выходами дешифратора номеров выводов, третий и четвертый выходы блока синхронизации соединены соответственно со счетным входом счетчика и синхровходом дешифратора номеров выводов, о т л и ч а ю щ е е с я .тем, что, с целью повышения полноты контроля, оно содержит блок переключателей пар выводов, причем входы блока переключателей пар выводов подключены к выходам входных коммутаторов группы, а i-й выход группы выходов - к информационным входам i-x блоков элементов И первой и второй групп, группа выходов коммутатора контрольных кодов соединена с вторыми группами информационных входов, входных коммутаторов группы и блока аналиэ.а результата, вход конца контроля которого соединен с выходом переполнения счетчика, соединенным с вторым входом сброса блокасинхронизации, группа выходов счетчика соединена с группой входов дешифратора номеров выводов, выход от, сутствия ошибки блока анализа резуль; тата соединен с входом разрешения вы дачи синхроимпульсов блокасинхрони816

зации, пятый и шестой выходы которого соединены соответственно с синхровходом и входом разрешения, выдачи сигнала ошибки блока анализа результата, выход результата которого является выходом устройства.

2. Устройство по п, 1, о т л и чающееся тем, что блок анализа результата содержит группу элементов ИШ1, схему сравнения, триггер ошибки и коммутатор Ошибки, причем входы элементов ИЛИ группы являются первой группой информационных входов блока, первая и вторая группы информационных входов схемы сравнения сое динены соответственно с выходами элементов ИЛИ группы и второй группой информационных входов блока, выход схемы сравнения соединен с информационным входом триггера ошибки, синхровход и. вход сброса которого являются одноименными входами блока, единичный и нулевой выходы триггера ошибки соединены с информационными входами коммутатора.ошибки, первый и второй управляющие входы которого являются соответственно входом конца контроля и входом разрешения вьщачи сигнала ошибки блока, нулевой выход триггера ошибки и выход коммутатора ошибки являются соответственно вы ходом отсутствия ошибки и выходом результата блока.

Изо ретеиие относится к цифровой вычислительной технике и может быть использовано при проектировании самоконтролируемых больших и сверхбольших интегральных схем для цифровых вычислительных машин и систем. Цель изобретения - повьппение полноты контроля и увеличение контролепригодности / упрощение процесса контроля/. . Устройство для контроля БИС содержит дешифратор номеров выводов, блок синхронизации, две группы блоков элементов И, коммутатор контрольных кодов, блок анализа результата, блок переключателей пар вьшодов, группу входных коммутаторов. Данное техническое решение обеспечивает более высокую полноту и достоверность контроля выводов БИС и исключает пропуск константных неисправностей. Кроме того упрощается процесс контроля благодаря приспособленности схемы к про(Л верке йьшодов БИС путем коммутации ее входов и выходов. 1 з.п. ф-лы, 3 ил.

1

/9

/

.2

f6

С f

0

2f( 25