Оперативное запоминающее устройство Советский патент 1986 года по МПК G11C11/00 

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств в вычислительных системах обработки массивов данных. Цель изобретения - повышение быстродействия устройства. На фиг. 1 представлена структурная схема устройства для четырех блоков памяти; на фиг, 2 - структура размещения информации после записи массива из 64 информационных слов; на фиг. 3 - блок-схема блока преобразования данных. Устройство содержит адресный регистр 1, разделенный на две части: старшую 2 и младшую 3, блоки 4 преобразования адреса, адресные коммутаторы 5 коммутатор 6 входных данных , регистр 7 входных данных, ком мутаторы 8 выходных данных, регистр 9 выходных данных и накопители 10. Адресный регистр 1 предназначен для приема из внешнего управляющего устройства (процессора) адресов считывания (записи) данных. Регистр разделен на две части старшую 2 и младшую 3. Старшая част содержит ( п старших разрядов адреса, младшая - (N-1) разрядов (N - полное число разрядов адреса обращения к памяти). Блоки 4 обеспечивают преобразование L старших .разрядов адреса обращения для каждого из п накопителей в соответствии со следующим алгоритмом. Из номера i-го блока, за кодированного 1-разрядным двоичным кодом, вычитается код 1 старших раз рядов адреса, выраженных в дополнительном коде. Блоки 4 могут быть реализованы в соответствии с фиг,, 3 и представляют собой сумматор, выходы которого являются выходами формирователя, первые входы соединены с уровнями О и 1, образующими код номера i-ro блока, а вторые - с выходами инверторов, входы которых являются входами формирователя. На вход заема сумматора подается уровень 1 I Например, для четырех накопителей преобразователь имеет двухразр ный сумматор и два элемента НЕ, Пр появлении на выходе старшей части адресного регистра 1 адресов 00, 0 10, 11 на выходе преобразователя 4 для нулевого блока памяти вырабаты 0 ются соответственно адреса 00, 11, 10, 01, для первого блока памяти 01, 00, 11, 10, для второго блока памяти - 10, 01, 00, 11, для третьего блока памяти - 11,01, 01, 00, Коммутаторы 6 предназначены для перераспределения входных данных, считываемых с регистра 7, перед записью их в блоки памяти. Регистр 7 предназначен для приема четырех k-разрядных входных данных. Коммутаторы 8 обеспечивают перераспределение входных данных, считываемых из блоков памяти перед записью их в регистр 9. Регистр 9 предназначен для записи считанных из блоков памяти п k-разрядных данньпс. Рассмотрим работу устройства для обеспечения алгоритма выдачи данных в двоично-инверсной последовательности. Под двоично-инверсной последовательностью выдачи данных понимается выдача данных с двоично-инверсными номерами, т.е. если при прямой последовательности номер i-го выдаваемого данного определяется выражеN.a , ...а -. 2Ча„ 2, fn m- I то при двоично-инверсной последовательности 2°+а,2 - ... +а -2. Например, для массива из восьми данных прямая последовательность вывыдачи DO , D, , 0 , D -5 . D, , а двоично-инверсная - DO, О D D , Dg, П, ,, Dg, DJ , D , т.е. в первом случае четвертым по счету будет выдано данное О, , а во втором - П . Для этого случая устройство работает следующим образом. При записи массива информации в блоки памяти на вход устройства УПР подается О, задающий режим работы Запись в ЗУ , Адресные коммутато ы 5 подключают к входу старших разрядов блоков памяти 10 адрес, преобразованный соответствующими блоками 4. При поступлении четверки данных DO Р, 2 3 информационные входы устройства происходит их запись в регистр 7. Если код старших разрядов адреса равен 00, то нулевой выход входного регистра подключается коммутатором 6о в первую четверть накопителя 10„ , Первый выход регистра 7 подключ ется коммутатором 6 к входу накопи теля 10 , и данное 0 записывается во вторую четверть накопителя 10 . Второй выход входного регистра под ключается к входу накопителя Ю, данное О 2 записьшается в третью че верть накопителя 10 . Третий выход входного регистра подключается к входу накопителя 10, данное О за писывается в четвертую четверть на копителя lOj. Последующие четверки данных записываются аналогично до заполнения четверти накопителей Далее код пары старших адресов при нимает значение 01. При этом данны с нулевого выхода входного регистра записываются в первую четверть накопителя 1П , с первого выхода во вторую четверть накопителя Ю. с второго выхода - в третью четверть накопителя Ю, с третьего выхода - в четвертую четверть накопителя 10(, . После заполнения второ четверти накопителя код пары старших адресов принимает значение 10. При этом данные с нулевого выхода входного регистра записываются в первую четверть накопителя 10, с первого выхода - во вторую четверть накопителя 10, с второго выхода в третью четверть накопителя Ю, с третьего выхода - в четвертую чет верть накопителя 10 . После заполнения трех четвертей накопителей код пары старших адресов принимает значение 11. При этом данные с нулевого выхода входного регистра 7 записываются в первую четверть накопителя 10 а с первого выхода во вторую четверть накопителя 10, второго выхода -.в третью четверть накопителя 10 , с третьего выхода в четвертую четверть накопителя 10 Пример размещения информации поеле записи всего массива данных в память для массива из 64 данных (О °Dgj) показан на фиг. 2. При считывании массива информации из блоков памяти в процессор, выполняюший операцик) БПФ, на входе устройства управления оперативной памятью УПР имеется 1. Коммутаторы 5, подключают к адреса 5о о -i -З старшим разрядам адресных входов накопителей пару старших разрядов старшей части 2 адресного регистра 1. Старшие и младшие адреса 2404 вьщаются на вход устройства в двоично-инверсном порядке. Б соответствии с этим код пары старших адресов принимает вначале значение 00, и происходит считьшание четверок данных из первых четвертей всех блоков памяти в двоично-инверсном порядке. Для массива из 64 данных считываются четверки (П, П,, D, О ), (D , D . . и. (, Dao D. у. (D.. Dj . 44 60- После считывания первой четверки массива данных в соответствии с двоичной инверсией код пары старших адресов принимает значение 10« Далее происходит считывание четверок данных в двоично-инверсном порядке с третьих четвертей накопителей 10„-10, . Выход накопителя 10 подключается коммутатором 8 к рому входу регистра 9, выход накопителя IQi - к третьему входу регистра 9 выход накопителя lOj - к нулевому входу регистра 9, выходнакопителя 10 - к первому входу выходного регистра 9. После считывания половины данных код пары старших адресов принимает значение 01, и происходит считьшание четверки данных в двоично-инверсном порядке с вторых четвертей накопителей . Выход накопителя 10о подключается к третьему входу регистра 9, выход накопителя 10, - к нулевому входу, выход накопителя 10, к первому входу, выход накопителя 10 - к второму входу регистра 9. Считывание массива данных завершается считыванием в двоично-инверсном порядке данных из четвертой четверки накопителей . При этом выход накопителя 10 подключается к первому входу, выход накопителя 10 - к второму входу, выход накопителя 10, - к третьему входу, выход накопителя 10 - к нулевому входу регистра 9. Таким образом, устройство управления оперативной памятью обеспечивает сортировку и выдачу информации в соответствии с требованиями алгоритма двоично-инверсной выдачи данных. Формула изобретения Оперативное запоминающее устройство, содержащее накопители, адресые входы первых групп которых под5.

ключены к выходам первой группы адресного регистра, адресные входы вторых групп накопителей подключены к выходам соответствующих адресных коммутаторов, информационные входы первой группы адресных коммутаторов подключены к выходам второй группы адресного регистра, входы которого являются адресными входами устройства, регистр входных данных,входы которого являются информационными входами устройства, регистр выходных данных, выходы которого являются вьгходами устройства, отличающееся тем, что, с целью повьшения быстродействия устройства, оно содержит блоки преобразования адреса, коммутаторы входных данных и коммутаторы выходных данных, выходы которых подключены к соответствующим входам регистра вы6Д2406

ходных данных, выход каждого нако- иителя подключен к соответствующим информационным входам коммутаторов выходных данных, управляющие

с входы которых подключены к выходам второй группы адресного регистра, входам блоков преобразования адреса и к управляющим входам коммутаторов входных данных, выходы бло10 ков преобразования адреса подключены к информационным входам вторых групп соотвётствзпощих адресных коммутаторов, управляющие входы которых являются управляющим входом

15 устройства, каждый выход регистра входных данных подключен к соответствующим информационным входам коммутаторов входных данных, выходы ;которых подключены к информацион20 ным входам соответствующих накопителей.

Изобретение относится к области вычислительной техники и может быть использовано при построении запоминающих устройств в вычислительных системах обработки массивов данных. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистр, блоки преобразования адреса, адресные коммутаторы, коммутатор входных данных, регистр входных данных, коммутаторы выходных данных, регистр выходных данных и накопители. Устройство обеспечивает сортировку и вьщачу информации в соответствии с требованиями алгоритма двоично-инверсной выдачи данных, Повьшение быстродействия устройства осущест(Л вляется за счет того, что данные, считанные одновременно из N блоков памяти, расположены в двоично-инверсной последовательности. 3 ил.