УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОПЕРАТИВНОЙ ПАМЯТЬЮ Советский патент 1971 года по МПК G06F9/06 

Изобретение относится к области цифровой вычислительной техники, а именно к устройствам управления цифровых вычислительных машин, оперативная память (ОП) которых состоит из нескольких независимых блоков.

Предлагаемое устройство может быть применено в цифровых вычислительных машинах в качестве составной части устройства управления и в особенности в тех машинах, которые содержат несколько процессоров или предназначены для работы в составе вычислительных систем.

Известны устройства для управления оперативной памятью цифровых вычислительных машин, которая состоит из п независимых блоков, содержашие адресный регистр, разделенный на старшую и младшую части, и дешифратор сигналов разрешения обрашения, вход которого присоединен к выходам младшей части адресного регистра, а выходы - ко входам управления блоков ОП.

При каждом обрашении к ОП известное устройство может обеспечить выборку только одной ячейки, вследствие чего большое количество оборудования, имеюшегося в каждом из п независимых блоков ОП (п комплектов усилителей, адресных коммутаторов, цепей контроля, источников питания, вспомогательных цепей), работает в среднем всего один раз за п тактов и не может быть использовано Для повышения общей производительности машины.

Цель настояш,его изобретения - обеспечение возможности выборки из ОП при одном

обрашении одновременно от 1 до п ячеек по последовательным адресам, начиная от адреса, указанного в команде.

Отличие предлагаемого устройства состоит в том, что в нем на выходе старшей части

адресного регистра установлен преобразователь кода адреса, между выходом старше;; части адресного регистра и адресными входами каждого из блоков ОП установлены управляемые сборки адресов, имеющие по

два информационных входа, один из которых соединен с выходом старшей части адресного регистра, а другой - с выходом преобразователя кода адреса, на выходе младшей части адресного регистра установлен дешифратор

сигналов управления сборками адресов, выходы которого соединены с управляющими входами в сборках адресов, между общими информационными входами записываемой в ОП информации и входами записи блоков

ОП, а также между выходами чтения блоков ОП и общими информационными выходами прочитанной из ОП информации установлены два кольцевых сдвигателя, управляющие входы которых соединены с выходом младшей

сигналов разрешения обращения имеются дополнительные входы для информации о формате очередного обращения.

Это нозволяет принимать в устройство управления ОП от других частей устройства управления мащины при выполнении кал дого обращения к ОП наряду с адресом также командную информацию о формате очередного обращения (целое число, показывающее, сколько ячеек ОП быть выбрано одиовременно) и в соответствии с этой информацией выбирать из ОП одновременно, в течение одного обращения, от 1 до « последовательных ячеек, начиная от ячейки с заданным адресом.

Это может быть использовано для повышения производительности машины.

Блок-схема предлагаемого устройства показана иа чертеже.

Устройство содержит адресный регистр /, разделенный на две части - старшую .2 и младшую 3; преобразователь 4 кода адреса для увеличения иа единицу содержимого старшей части адресного регистра; п управляемых сборок 5 адресов для передачи на адресные входы п блоков ОП либо содержимого старшей части адресного регистра 2, либо выходного кода преобразователя 4 кода адреса; дешифратор 6 сигналов управления сборками адресов; дешифратор 7 сигналов разрешения обращения для выработки управляющих сигналов для блоков ОП; входной сдвигатель S для кольцевого сдвига информации, записываемой в ОП; выходной сдвигатель 9 для кольцевого сдвига информации, прочитанной из ОП.

Входы адресного регистра 1 присоединены к выходам тех цепей 10 устройства управления машины, в которых формируется адрес очередного обращения к ОП.

Сборки адресов, имеющие информационные входы /) и 12, включены между выходом старшей части 2 адресного регистра, к которому присоединены информационные входы 11, и адресными входами блоков ОП 13.

Вход преобразователя 4 кода присоединен к выходу старшей части 2 адресного регистра, его выход соединен с информационными входами 12 сборок 5 адресов.

Вход дещифратора 6 присоединен к выходу младщей части 3 адресного региста, а выходы дешифратора 6 соединены со входами управления в сборках 5 адресов.

Вход 14 дешифратора 7 сигналов разрешения обращения соединен с выходом младшей части 3 адресного регистра, а вход 15 - с выходом тех узлов 16 устройства управления машины, которые формируют информацию о формате обращения к ОП. Выходы дешифратора 7 сигналов разрешения обращения соединены со входами управления блоков ЭП 13.

в ОП информации и входами записи блоков ОП 13, а управляющий вход сдвигателя соединен с выходом младшей части 3 адресного регистра.

Сдвигатель 9 установлен между выходами чтения блоков ОП 13 и общими информационными выходами 18 прочитанной из ОП информации, а его управляюш.ий вход также соединен с выходом младщей части 3 адресного регистра.

На чертеже в изображении информационных входов и выходов сдвигателей 8 и 9 каждая лииия соответствует группе из проводов, где т - количество разрядов в слове (ячейке).

Преобразователь 4 кода адреса может быть выполнен по любой схеме параллельного комбинационного сумматора, на один из входов которого постоянно закоммутированы сигналы, соответствующие числу « + 1, или в виде цепочки полусумматоров.

Сборки 5 адресов, дешифраторы 6 и 7, сдвигатели 8 н 9 могут быть выполнены в виде комбинационных схем из логических элементов.

Сборки 5 адресов построены так, что на выход сборки проходит либо код адреса с выхода старшей части 2 адресного регистра /, либо код адреса с выхода преобразователя 4 кода

адреса - в зависимости от сигнала, подаваемого на управляющий вход сборки от дешифратора 6 сигналов управления сборками адресов. Дешифратор 6 сигналов управления сборками адресов построен так, что для всех сборок адресов, соответствующих тем блокам ОП, номера которых меньше, чем код, содержащийся в младщей части 3 адресного регистра 1, формируется управляющий сигнал для

передачи адреса, поступающего с выхода преобразователя 4 кода адреса, а для остальных сборок адресов - управляющий сигнал для передачи кода адреса, поступающего из старшей части 2 адресного регистра 1.

Дешифратор 7 сигналов разрешения обращения построен так, что для р блоков ОП, с последовательными номерами, начиная с номера, который соответствует коду, содержащемуся в младщей части 3 адресного регистра 1, формируются сигналы разрешения обращения, а для остальных блоков ОП разрешения обращения не выдается (р - информация о формате обращения, поступающая на вход 15 дещифратора, т. е. количество ячеек, которое доллшо быть выбрано при данном обращении) .

Кольцевой сдвигатель 8 построен так, что он производит сдвиг поступающей информации вправо по кольцу на целое число слов, равное коду, содержащемуся в младшей части 3 адресного регистра L

коду, содержащемуся в младшей части 3 адресного регистра /.

Устройство работает следующим образом.

В начале обращения к ОП адресный регистр / принимает от других цепей 10 устройства управления машины (от устройства расшифровки команды, от автономного устройства управления обменом с внешними каналами и т. д.) адрес очередного обращения, который можно представить в виде Ап+а,

где а - содержимое младших разрядов адреса, указывающее на номер блока ОП, соответствующий данному адресу, О а гг-1;

Л - содержимое старших разрядов адреса, указывающее на номер ячейки в выбранном блоке, соответствующей данному адресу, 0 , Преобразователь 4 кода адреса формирует величину А +1 (mod N), причем на входы // сборок 5 адресов поступает величина А, а на входы/2 - величина Л+ 1. Величина а, содержащаяся в младщей части 5 адресного регистра, расшифровывается дещифратором 6 таким образом, что сборки , связанные с блоками ОП, номера которых больще или равны а, получают управляющий сигнал для передачи на выход кода со входа 11 (т. е. величины Л), а связанные с блоками ОП, номера которых меньще а, получают сигнал для передачи кода адреса со входа 12 (т. е. величины Л-)--)- В результате в блоке ОП с номером а выбирается ячейка с адресом Ап + а, в блоке ОП с номером а+1-ячейка Лп+1 ..., в блоке ОП с номером п-1-ячейка с адресом Ап+п-1, в блоке ОП с номером О - ячейка ..., в блоке ОП с номером а-1 - ячейка с адресом Ап + а + п-1; иначе говоря, одновременно выбираются п последовательных ячеек ОП, по одной в каждом блоке, начиная от ячейки с заданным адресом Ап + а и до ячейки с адресом (Л/г + а)-(-(«-1) включительно.

Дещифратор 7 дает сигнал разрешения обращения р блокам ОП; тому блоку, в котором находится заданный адрес Ап + а, и еще р--1 блокам, содержащим ячейки с последующими адресами (Ап + а + 1, Ап-}-а + 2 ..., Ап + + ), где р - количество ячеек ОП, составляющее формат обращения. Величина р поступает на входы дешифратора 7 от узлов 16 устройства управления машины в начале обращения к ОП одновременно с поступлением на входы адресного регистра 1 адреса обращения к ОП.

Код величины а, содержащийся в младшей части 5 адресного регистра 1, управляет также работой сдвигателей 8 и 9. Сдвигатель 8 при этом производит кольцевой сдвиг поступающей на запись информации на а слов вправо, а сдвигатель 9 производит кольцевой сдвиг информации, получаемой с выходов чтения блоков ОП, на а слов влево.

В результате сдвигатель 8 передает тот код, который содержится в первом слове входной информации, блоку ОП с номером а, то есть блоку, содержащему ячейку с заданным адресом обращения {Ап-{-а). Код, содержащийсяв следующем по порядку слове входной информации, передается блоку ОЗУ с номером а+1 (mod п), то есть тому блоку ОП, в котором расположена ячейка со следующимпо порядку адресом Ап-}-а- 1 и т. д. В случае, если формат данного обращения р меньще, чем количество п блоков ОП, , то на последних (п-р)т разрядах общих информационных

входов 17 сдвигателя 8 могут быть произвольные сигналы, потому что блоки ОП, в которые попадает информация с этих входов (блоки, в которых находятся ячейки с адресами Ап + +а + р, Ап- -а-{-р+, ..., Ап + а-1), не получают от дешифратора 7 сигналов разрешения обращения.

Аналогичным образом сдвигатель 9 передает на свой выход в качестве первого слова информацию, прочитанную блоком ОП с номером а, то есть тем блоком ОП, в котором находится ячейка с заданным адресом обращения (Ап-{-а), в качестве второго слова - информацию, прочитанную блоком номер а-{- (mod п), то есть из ячейки со следующим по

порядку адресом () и т. д. Естественно, что когда формат обращения р меньше, на последних выходах сдвигателя 9 не получается полезной информации, потому, что соответствующие блоки ОП (содержащие ячейки с адресами , + р+, ..., Ап + а+ + п-1) не получают от дешифратора 7 сигналов, разрещающих обращение.

Предмет изобретения

Устройство для управления оперативной памятью, выполненной в виде я блоков памяти, содержащее адресный регистр, разделенный на старшую и младшую часть, и дещифратор сигналов разрещения обращения, вход которого присоединен к младщей части адресного регистра, а выходы - к входам управления соответствующих блоков оперативной памяти; отличающееся тем, что, с целью обеспечения возможности выборки одновременно от 1 до п

ячеек по последовательным адресам, начиная от адреса, заданного в команде, оно содержит сборки адресов, дешифратор сигналов управления сборками адресов и преобразователь кода адреса, вход которого присоединен к выходу старшей части адресного регистра, а выход- к одним из входов сборок адресов, причем вторые входы сборок адресов соединены с выходом старшей части адресного регистра, а управляющие входы сборок адресов соединены с соответствующими выходами дещифратора сигналов управления сборками адресов, вход которого связан с выходом младшей части адресного регистра, при этом между информационными входами и входами записи

блоков оперативной памяти и меладу выходами чтения блоков оперативной памяти и информационными выходами установлены кольцевые сдвигатели, а в дешифраторе сигналов разрешения обращения выполнены дополни1 4-1 г т 1U.f-1 г 1

3Eh j3fHL;j-

J // 1;/ 1

:i

T/7

/7