Устройство формирования сигнала прерывания и обмена Советский патент 1986 года по МПК G06F9/48 

00

00 1 Изобретение относится к цифровой вычислительной технике и может быть использовано в систе.мах прерывания вычислителттных систем и устройствах обмена., в том числе в управляющих вы числительных машинах и комплексах. Цел1, изобретения - расширение фун циональных возможностей устройства путем синхронизации формирования сиг нала прерывания и момента снятия и установки сигналов обмена. На чертеже представлена структурная схема устройства. Устройство содержит тактовый вход 1 устройства, запросные входы 2 устройства, элемент НЕ 3, элемент И 4, счетчик 5, дешифратор 6, элементы И 7-9, элементЕ ИПИ 10, генератор 11 импульсов, элемент И 12,триггер 13, блок 14 памяти, регистры 15 и 16 сдвига, элемент И-ПЕ 17, мультиплексор 18, блок 19 памяти, дешифратор 20, мажоритарный элемент 21, элемент 22 сложения по модулю два, элемент И 23, триггер 24, элементы И 25 и 26, дешифраторы 27 и 28, триггеры 29 31, выходы 32 сигналов обмена устройства, адресные выходы 33 устройства, выход 34 прерывания устройства, вход 33 сброса устройства, сигнальный вход 36 устройства. Устройство работает следующ1:-1м образом. Двоичный счетчик 5, на который с некоторой частотой поступают импульсы с, входа 1, с помощью дешифратора 6 и группы элементов И 7-9 в каждом такте проверки наличия запроса на входах 2 проверяет уровень прерывания, номер которого совпадает с содержимым старших разрядов двоичного счетчика. 5, поступшо цих в дешифратор 6. Эта проверка уровня прерывания заключается в сравнении значения сигналов запросов за три предыдущих периода проверки, хранящихся в блоке 14 памяти, с текущим значением запроса и определении факта изменения значения запроса. Если в дан ном уровне прерывания запрос не изменил значения, то через некоторое время происходит изменение на единицу старших разрядов двоичного счет чика 5 и проверяется следующий по по рядку уровень прерывания. Если имеет ся изменение значения запроса, просмотр прекра1дается, устанавливается триггер 24, с выхода которого на 3 выход 34 устройства подается сигнад прерывания, а содержимое старших разрядов счетчика 5 используется для формирования начального адреса прерывающей программы. Сигнал с выхода триггера 24 поступает также на элемент НЕ 3 и запрещает прохождение импульсов с входа 1 через элемент И 4 на счетный вход счетчика 5, фиксируя его состояние. После передачи управления прерывающей программе с входа 36 поступает сигнал, сбрасывающий триггер 24, и процедура поиска запросов возобновляется. Через некоторое время происходит изменение на единицу старших разрядов счетчика 5 и проверяется следуюидай по порядку уровень прерьшания. Проверка уровней прерывания для формирования сигнала прерывания заключается в сравнении значения сигнала запроса за три предьщущих периода проверки, хранящихся в блоке 14 памяти с текущим значением запроса и определении факта изменения значения запроса. Рассмотрим работу блока 14 памяти в составе устройства. Блок 14 памяти - это оперативное запоминающее устройство (ОЗУ) с организацией 1 разрядам слов. В первом блоке 14 памяти каждому уровню прерывания отведена зона из четырех одноразрядных слов, идущих подряд одно за другим. Зона первого блока 14 памяти определяется старшими разрядами счетчика 5, ее номер совпадает с номером уровня прерывания. В течение периода поиска по всем уровням проверка значения запроса выполняется в стандартном такте проверки, В этот такт проверки выполняется одна операция записи информа- ции в первый блок 14 памяти и три операции считьшания информации из первого блока 14 памяти. Обращение к четьфем словам зоны первого блока 14 памяти выполняется с помощью двух средних разрядов первого счетчика 5. Это обращение к словам блока 14 па-мяти выполняется по очереди, т.е. к первому слову зоны, далее - к второму, третьему и затем - к четвертому. Для какого блока (слова) будет вьшолняться операция записи информации, определяет управляющая информация, поступающая из мульти31269

плексора 18 на управляющий вход блока 14 памяти.

Для данного периода поиска по всем уровням прерывания номер слова в зоне блока 14 памяти, в которое 5 выполняется запись информации, один и тот же. В конце периода поиска этот номер изменяется циклически, т.е. если в данный период поиска запись выполнялась в слово зон первого блока 10 14 памяти номер четыре, то в следующий период запись информации выполняется в слово зон номер один, а по прошествии еще двух периодов поиска снова в слово номер четыре и т.д. 5

Номер слова зон блока 14 памяти, в которое выполняется запись информации, формируется совместной работой регистра 16 сдвига, элемента ИНЕ 17, мультиплексора 18. На такто- 20 вый вход первого регистра 16 сдвига поступает самый старший разряд двоичного счетчика 5, по заднему фронту этого разряда выполняется операция записи информации в регистр 25 16 сдвига. Все выходы первого регистра 16 сдвига соединяются между собой через элемент И-НЕ 17, выход которого подключен к информационному входу регистра 16 сдвига. Поэтому до тех зо пор, пока на одном из выходов первого регистра 16 сдвига имеется логический О, в него будут записываться сигналы логической 1. После трех периодов поиска по всем уров- ,, ням прерывания элемент И-НЕ 17 переключается, после чего в течение периода поиска на информационном входе регистра 16 сдвига будет логический О. Благодаря этому логический о О будет только на одном выходе первого регистра 16 сдвига или на выходе элемента И-НЕ 17. Выходу элемента И-НЕ 17 пдставлены в соответствие все первые слова зон блока 14 j памяти. Трем выходам регистра 16 сдвига поставлены в соответствие се вторые, третьи и четвертые слова ервого блока 14 памяти соответствено. Опрос значений выходов регистра д 16 сдвига и выхода элемента И-НЕ 17 ыполняет мультиплексор 18, на адесные входы которого поступают инерсии средних разрядов счетчика 5. а выходе мультиплексора 18 появля- jj тся признак, указывающий, выполнять локу 14 памяти операцию записи или операцию считывания данного слова.

1334

Адрес обращения к слову в блоке 14 памяти образуется объединением стар ших и средних разрядов первого счетчика 5,

Такт проверки изменения значения запроса в данном уровне прерывания одинаков для всех зон блока 14 памяти. Он состоит из подачи кода уровня прерывания на дещифратор 6 и второй адресный вход блока 14 памяти, операции записи текущего значения запроса с выхода элемента ИЛИ

10в триггер 13, четырех операций обращения к первому блоку 14 памяти, трех операций записи значения запроса за три предьщущих периода проверки регистр в сдвига 15 и операции записи сигнала прерывания с выхода элемента И 25 в триггер 24. Строб записи информации в триггер 13 формируется элементом И 12 по совпадению двух инверсных значений средних разрядов счетчика 5 и строба, присутствующего на первом выходе генератора

11импульсов. С выхода элемента И

12строб поступает на тактовых вход триггера 13. При этом триггер 13 фиксирует значение запроса, поступившее на его информационный вход на весь такт поиска. Это обеспечивает возможность асинхронной работы источника запросов прерываний по отношению к устройству. Значение запроса с выхода триггера 13 поступает на, информационный вход блока 14 памяти. Эта информация записывается в блок

14памяти тогда, когда с выхода мультиплексора 18 поступает признак записи.

После записи значения запроса в триггер 13 выполняются четыре операции обращения к блоку 14 памяти, каждая из которых сопровождается признаком записи или считывания, поступающим из мультиплексора 18. Этот же признак поступает на информационный вход регистра 15 сдвига, который во время операции записи в блок 14 памяти пропускает такт записи информации. Операция записи значения запроса с выхода блока 14 памяти в регист

15сдвига выполняется во время трех операций считывания информации из блока 14 памяти. Синхронизацию работы блока 14 памяти, триггера 13 и регистра сдвига 15 выполняет генератор 11 импульсов.

51

В блоке 14 памяти значение запроса записывается с выхода триггера 13 что обеспечивает использование значения запроса в следующие периоды проверки. После четырех операций обращения к блоку 14 памяти в регистре 15 сдвига имеем трехразрядное слово, содержащее значение за три предыдущих периода проверки. Информация с выхода регистра 15 сдвига параллельным трехразрядным кодом поступает на .дещифратор 20 и мажоритарный элемент 21, с выхода которого сигнал поступает на второй вход элемента 22 сложения по модулю два.

Элемент 22 сложения по модулю два сравнивает состояние триггера 13, равное текущему значению запроса, с сигналом с выхода мажоритарного элемента 21 и формирует на выходе сигнал разрешения (логическая 1) в случае несовпадения сигналов на его входах и сигнал запрета (логический О) в случае совпадения.

Блок 19 памяти - это постоянное запоминающее устройство (ПЗУ) с организацией 1 ; Р слов. Этот блок содержит признаки разрешения формирования сигнала прерывания по появлению и/или по снятию запроса.

Адрес обращения к слову блока 19 памяти образуется слиянием старших разрядов двоичного счетчика 5 и информации на выходе триггеров 13. В блоке 19 памяти в слове, соответствующем данной зоне блока 14 памяти и значению запроса, поступающему из триггера 13, хранится информация разрешения (логическая 1, если раз решено формирование сигнала прерывания по появлению и/или по снятию запроса) и запрета (логический О) в противном случае.

Дешифратор 20 реализован постоянным запоминающим устройством с организацией 1 разряд слов. Он формирует на выходе сигнал запрета (логический О) при наличии всех нулевых или всех единичных сигналов на его входе и сигнал разрешения (логическая 1) во всех остальных случаях.

Элемент И 25 формирует значение сигнала прерьтания (логическая 1) при появлении трех сигналов разрешения на выходах блока 19 памяти, дешифратора 20 и элемента 22 сложения

336

по модулю два и значение логического О в противном случае.

Информация с выхода элемента И 25 поступает на информационный вход тригера 24. Строб записи информации в триггер 24 поступает на его тактовый вход и формируется элементом И 23 по совпадению значений средних разрядов счетчика 5 и строба, присутствующего на четвертом выходе генератора 11 импульсов.

Генератор 11 импульсов обеспечивает синхронную работу узлов устройства, вырабатывая на своих выходах импульсы так, что импульс на первом выходе начинается раньше, чем на втором, на второй выходе - раньше чем на третьем, и на третьем выходе раньше, чем на четвертом. Генератор импульсов построен на основе регистра сдвига, управляемого младшими разрядами счетчика 5.

При включении питания узлы устройства находятся в неопределенном состоянии. Поэтому в объекте управления существует сигнал сброса по включению питания. Этот сигнал поступает на вход 35 устройства и далее на входы сброса триггера 24 и триггеров 29-31.

Для синхронизации, передачи значений входных сигналов в объект управления с обработкой прерываний от них с каждым уровнем прерывания источника запросов прерывания или с некоторыми из них в случае, если сигналы лишь некоторых из них в дальнейше требуется передать в объект управления, связывается (ставится в соответствие) один из триггеров 29-31 группы. Этот триггер сменяет свое состояние при обнаружении факта изменения запроса на связанном с ним уровне прерывания. Изменение состояний триггеров 29-31 выполняет дешифратор 28 путем подачи сигнала на один из вхог дов триггеров 29-31. Для этого все выходы дешифратора 28 разбиты на пары, каждая из которых связана с одноименным триггером 29-31. Таким образом, первая пара выходов четвертого дешифратора 28 связана с первым триггером группы, вторая пара - с вторым и т.д. Причем каждый первьй выход каждой пары выходов дешифратора 28 соединен с вторьм входом установки в О одноименного паре выходов триггера 29-31, второй В1з1ход 7 каждой пары выходов дешифратора 28 соединен с входом установки в 1 о ноименного паре выходов триггера 29-31, выходы триггеров 29-31 являются управляющими выходами сигналов обмена устройства. При этом достигается синхронизация передачи значений входных сигналов в объект управления с обработ кой прерываний от них. Эффект синхронизации достигается тем, что одновременно с сигналом прерывания формируемым на выходе триггера 24, на выходе элемента И 26 (формируется стробирующий сигнал, разрешающий появление выходного сигнала на выходе дешифратора 28, этот сигнал подае ся на стробирующий вход дешифратора 28. Как и сигнал прерывания, этот стробирующий сигнал формируется в т случае, если имеется изменение знач ния сигнала запроса. Если изменение значения сигнала запроса не происхо дит, то стробирующий сигнал на выхо де элемента И 26 не формируется, этим запрещается появление сигналов на всех выходах дешифратора 28. Формирование стробирующего сигна нала на выходе элемента И 26 выполняется исходя из тех же условий, чт и формирование сигнала прерывания. Для этого на входы элемента И 26 подаются сигналы с выходов элемента И 23, дешифратора 20 и элемента 22 сложения по модулю два. Поскольку условия появления стро бирующего сигнала на выходе элемент И 26 аналогичны условиям формирования сигнала прерывания на выходе триггера 24, то этим достигается эф фект синхронизации обработки сигнала прерывания и смены состояний три геров 29-31 группы. Число сигналов, поступающих из. источника запросов прерывания, и число выходов 32 устройства может о личаться. Для выполнения этого условия в состав устройства введен дешифратор 27. Третий дешифратор 27 - ПЗУ с организацией 1 разряд X К слов. Этот дешифратор 27 формирует цризнаки ра решения работы дешифратора по появлению или по снятию сигнала запроса. Если сигнал разрешения формируется, то в соответствующем ему слов ПЗУ записан единичный сигнал. Если сигнал разрешения не формируется, то в соответствующем ему слове ПЗУ записан нулевой сигнал. На вход дешифратора 27 подается тот же код уровня прерывания с выхода счетчика 5, что и на вход дешифратора 6. При этом на выходе дешифратора 27 под управлением кода уровня прерывания устанавливается сигнал разрешения появления либо сигнал запрета появления сигнала на любом из выходов дешифратора 28. Сигнал разрешения формируется в том случае, если сигналу запроса поставлен в соответствие один из триггеров 29-31, а сигнал запрета - в противном случае. Выбор выходного сигнала дешифратора 28 осуществляется под управлением кода уровня прерывания, снимаемого с выхода счетчика 5 (этот же код подается на входы дешифратора 6 и дешифратора 27), а также состояния триггера 13. Первая группа входов дешифратора 28 определяет пару выходов, на которой появится выходной, сигнал, а вторая группа - один из выходов пары (первый или второй), на котором появится выходной сигнал. Сигнал на одном из выходов дешифратора 28, таким образом, всегда появляется в результате смены значения сигнала прерывания под управлением сигналов на его входах, ко- торые выбирают выходной сигнал и при наличии сигнала разрешения на его входе разрешения и стробирующего сигнала на его стробирующем входе. При этом триггер (29-31), поставленный в соответствие данному сигналу запроса, сменит свое значение. Поскольку стробирующий сигнал на стробирующем входе дешифратора 28 формируется одновременно с сигналом прерывания на выходе триггера 24, а сигнал прерывания приводит к останову счетчика, то следующий триггер (29-31) сменит свое значение только после того, как будет отработан сигнал прерывания от предыдутиего запроса и сброшен триггер 24. В случае, если на формирования сигнала прерывания наложен запрет при смене значения сигнала запроса по переходу из низкого уровня -в высокий или наоборот (сигнал запрета формируется блоком 19 памяти), то стробирующий сигнал формируется элементом И 26 при смене значения сигнала за91

проса прерывания несмотря на отсутствие установки триггера 24. Этим достигается дополнительная гибкость в работе устройства. Формула изобретения

. Устройство формирования сигнала прерывания и обмена, содержащее элемент НЕ, четыре элемента И, счетчик два дешифратора, группу элементов И, элемент ИЛИ, генератор импульсов, два триггера, два блока памяти, два регистра сдвига, элемент И-НЕ, мультиплексор, мажоритарный элемент, элемент сложения по модулю два, причем первый вход первого элемента И соединен с тактовым входом устройства, второй вход первого элемента И соединен с выходом элемента НЕ, выход первого элемента И соединен со счетным входом счетчика, старшие разряды счетчика соединены с входами первого дешифратора, с адресными выходами устройства и с первыми входами адреса первого и второго блоков памяти, выход последнего разряда счетчика соединен с тактовым входом первого регистра сдвига, i-и (i 1,...,п,.п - число запросов) выход первого дешифратора соединен с первым входом i-ro элемента И группы, вторые входы элементов И группы соединены с одноименньми запросными входами устройства, выходы элементов И группы соединены с входами элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом первого триггера, инверсные выходы средних разрядов счетчика соединены с соответст вующими входами второго элемента И, с вторыми входами адреса первого блока памяти, с управляющими входами мультиплексора, с соответствующими входами третьего элемента И, выход нулевого разряда счетчика соединен с входом запуска генератора импульсов, первый выход генератора импульсов соединен с соответствующим входом второго элемента И, второй выход генератора импульсов соединен с тактовым входом первого блока памяти, третий выход генератора импульсов соединен с тактовым входом второго регистра сдвига, четвертый выход генератора импульсов соединен с соответствующим входом третьего элемента И, выход второго элемента И соеди3310

нен с тактовым входом первого триггера, выход первого триггера соединен с информационным входом первого блока памяти, с вторым входом адреса второго блока памяти, с первым входом элемента сложения по модулю два, выход первого блока памяти соединен с управляющим входом второго регистра сдвига, выходы первого регистра сдвига соединены с входами элемента И-НЕ и с первыми информационными входами мультиплексора, выход элемента И-НЕ соединен с информационным входом первого регистра сдвига и с вторым информационным входом мультиплексора, выход мультиплексора соединен с входом управления записью-чтением первого блока памяти и с информационным входом второго регистра сдвига, выходы второго регистра сдвига соединены с входами второго дешифратора, с входами мажоритарного элемента, выход мажоритарного элемента соединен с вторым входом элемента сложения по модулю два, выход второго блока памяти соединен с первым входом четвертого элемента И, выход второго дешифратора соединен с вторьпу входом четвертого элемента И, выход элемента сложения по модулю два соединен с третьим входом четвертого элемента И, выход четвертого элемента И соединен с информационным входом второго триггера, выход третьего элемента И соединен с тактовым входом второго триггера, первый вход сброса второго триггера соединен с входом сброса устройства, второй вход сброса второго триггера соединен с сигнальным входом устройства, выход второго триггера соединен с входом элемента НЕ и является выходом прерывания устройства, отличающееся тем, что, с це,лью расширения функциональных возможностей устройства за счет синхронизации формирования сигнала прерывания и момента снятия и установки сигналов обмена, в него дополнительно введены пятый элемент И, третий и четвертый дешифраторы и группа триггеров, причем выход третьего элемента И соединен с первым входом пятого элемента И, выход второго дешифратора соединен с вторым входом пятого элемента И, выход элемента сложения по модулю два соединен с третьим входом пятого элемента И, выходы 11 старших разрядов счетчика соединены с входами третьего дешифратора и с первой группой входов четвертого дешифратора, выход первого триггера соединен с первым входом четвертого дешифратора, выходы третьего дешифратора соединены с второй группой входов четвертого дешифратора, выход пятого элемента И соединен с вторым входом четвертого дешифратора, первые входы установки в О триггеров 33 2 группы соединены с входом сброса устройства, каждый первый выход i-й (i 1,...,п/2) пары выходов четвертого дешифратора соединен с вторым входом установки в О i-ro триггера группы, второй выход i-й пары выходов четвертого дешифратора соединен с входом установки в 1 i-ro тригге,ра группы, выходы триггеров группы являются управляющими выходами СИ1 налов обмена устройства.

Изобретение относится к цифровой вычислительной технике и может быть использовано в системах прерывания вычислительных систем и устройствах обмена, в том числе в управляющих вычислительных машинах и комплексах. Целью изобретения является, расширение функциональных возможностей устройства за счет синхронизации формирования сигнала прерывания и момента снятия и установки сигналов обмена. Устройство содержит элемент НЕ, пять элементов И, четыре дешиф)атора, группу триггеров, счетчик, группу элементов И, элемент ИЛИ, генератор импульсов, два триггера, два блока памяти, два регистра сдвига, элемент И-НЕ, мультиплексор, мажоритарный элемент, элемент сложения по модулю два. В устройстве достигается гибкая синхронизация формирования сигнала прерьгаания с установкой и снятием передаваемьЬс сигна§ лов обмена. Каждый следующий сигнал обмена будет снят или установлен не (Л ранее, чем завершится обработка прерывания от любого другого сигнала. 1 ил..