Устройство для контроля цифровых узлов Советский патент 1986 года по МПК G06F11/25 

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки исправност цифровых устройств с использованием метода сигнатурного анализа. Цель изобретения - повышение достоверности контроля. На фиг. 1 представлена структурная схема устройства} на фиг. 2 функциональная схема блока управления мультиплексором. Устройство содержит генератор 1 тестов, контролируемый узел 2, мультиплексор 3, блок 4 памяти, сигнатур ный анализатор (СА) 5, блок 6 з правления мультиплексором, блок 7 индикации номера параметра, блок 8 сравнения сигнатур, триггер 9 D-типа, элемент 10 задержки, элемент И 11, мультиплексоры 12-14 сигналов Стоп Пуск и синхронизации соответственно. СА 5 содержит формирователь 15 из мерительного интервала и сдвиговый регистр 16 с обратными связями через сумматор по модулю два. Позициями 17-19 обозначены соответственно группы входных сигналов Пуск, Стоп и синхронизации мультиплексоров 12-14. Кроме того, устройство с держит входы Стоп 20, Пуск 21 и синхронизации 22, информационный вход 23 и установочный вход 24 СА 5 вход 25 начальной установки устройс ва, стробирующий выход 26 СА 5, управляющий вход 27 и группу информационных выходов 28 блока 6 управления мультиплексором, первую -группу входов 29 блока 8 сравнения сигнатур группу информационных выходов 3D СА 5, вторую группу Входов 31 блока 8 сравнения сигнатур, выход 32 блока 8 сравнения сигнатур, выход 33 технического состояния контролируемого узла. Группа информационных выходов 28 блока 6 управления мультиплексором Подключена к входам 34 блока 7 индикации, к адресным входам 35 мул типлексора 3 контролируемых сигнало и к адресным входам 36 блока 4 памяти, к входам которого также подключены выходы 37 коммутации реяима работы контролируемого узла 2. Три группы информационных вьжодо 38-40 блока 4 памяти подключены к группам адресных входов мультиш1:ексоров 12-14 соответственно. Регистр 16 имеет входы начальной установки 41 и синхронизации 42. Блок 6 управления мультиплексором (фиг. 2) содержит переключатель 43установки начального номера контролируемого сигнала, блок 44 сравнения кодов, первая группа информационных входов которого подключена к выходам счетчика 45, а вторая - к переключателю 46 установки номера последнего контролируемого сигнала проверяемого узла. Выход 47 блока 44сравнения кодов через элемент 48 задержки и элемент ИЛИ 49 подключен к входу 50 сброса счетчика 45. Устройство работает следующим образом. На заранее заданные входы контролируемого узла 2 поступают стимулирующие сигнсшы с выхода генератора 1 тестов. Для обеспечения синхронности стимулирующих сигналов с остальными сигналами, формируемыми узлом 2, из последнего в генератор 1 тестов поступает опорный синхронизирующий сигнал. При этом на выходах контролируемого узла 2 вырабатываются определенные двоичные последовательности. Проверка работоспособности узла 2 проводится путем контроля двоичных последовательностей на его выходах, подключенных к информационным входам мультиплексора 3. Переключателем 43 начального номера контролируемого сигнала устанавливают номер того выхода, с которого должна начинаться проверка контролируемого узла 2, а переключателем 45 конечного номера контролируемого сигнала - номер последнего проверяемого выхода узла 2. Если переключатель 43 начального номера контролируемого сигнала отсутствует, проверка всегда начинается с нулевого выхода. При подаче импульса на вход 25 начальной установки устройства триггер 9 сбрасывается, формирователь 15 измерительного интервала СА 5 устанавливается в исходное состояние ожидания запускающего сигнала. Задним фронтом импульса начальной установки в блоке 6 управления мультиплексором в счетчик 45 записьшается начальный код, поступающий с первого переключателя 43 начального номера контролируемого сигнала. Указанный код с выхода счетчика 45

3

поступает на группу информационных выходов 28 блока 6 управлершя мультиплексором и на адресные входы мультиплексора 3 и блока 4 памяти. На выходе блока 44 сравнения кодов при этом сигнал отсутствует.

При этом в мультиплексоре 3 откры выход, соответствутаций номеру контролируемого сигнала, а с выходов 38-40 блока 4 памяти на адресные в.ходы мультиплексоров 12-14 поступает код выбора набора управляющих сигналов, записанный в соответствующей данному номеру контролируемого сигнала ячейке блока 4 памяти. На входы 20-22 формирователя 15 измерительного интервала СА 5 поступают соответствующие сигналы Стоп,Пуск и синхронизации узла 2, относящиеся к контролируемому сигналу. При поступлении сигнала Пуск на вход 21 СА 5 он проходит на формирователь 15 измерительного интервала, который переходит в состояние измерения и вырабатывает импульс установки, поступающий на вход 41 начальной установки регистра 16. В этом состоянии в формирователе 15 измерительного интервала блокируется воздействие импульсов, поступаюид х на вход 21, и разрешается прием импульсов, поступающих на вход 20.

В состоянии измерения формирователь 15 измерительного интервала вырабатывает измерительный строб, разрешающий прохождение синхронизирующих сигналов на вход 42 синхронизации регистра 16.

Синхронизирующими сигналами в регистр 16 записывается поток данных первого контролируемого сигнала, поступающего с выхода мультиплексора 3 на информационный вход 23 СА 5. В конце интервала проверки первого контролируемого сигнала узла 2 на. вход 20 формирователя 15 с выхода мультиплексора 12 поступает импульс, .переводящий формирователь 15 в состояние ожидания нового запускающего (Сигнала. При этом прекращается формирование измерительного строба, в связи с чем запрещается прохождение импульсов на синхронизирующий вход регистра 16. После окончания измерительного интервала код состояния регистра 16, так называемая сигнатура, поступает на группу входов 3 блока 8 сравнения сигнатур, реализуе

1394

мого на основе запоминающего устройства. Вторая группа входов 29 блока

8подключена к информационным выходам 28 блока 6 управления мультиплесором. Для каждого контролируемого сигнала отведено поле памяти, содержащее 2 ячеек (к - разрядность сигнатуры) . В блоке 8, в ячейке ЗУ, адрес которой соответствует правильно сигнатуре первого контролируемого сигнала записана 1, а в остальных ячейках памяти ЗУ, соответствующего первому контрольному сигналу, записаны О. Если исправному состоянию первого контролируемого сигнала соответствует несколько возможных сигнатур, 1 записана в нескольких соответствующих ячейках ЗУ.

Соответственно, если сигнатура правильная, с выхода 32 блока 8 сравнения сигнатур считывается сигнал 1, в противном случае О. Этот сигнал поступает на D-вход триггера 9. Запись информации в триггер

9производится задним фронтом измерительного строба.

Если сигнатура первого контролируемого сигнала правильная, триггер

9переключается в состояние 1 на вход элемента И 11 и на выход 33 устройства поступает разрешающий потенциал. В противном случае в триггер 9 записывается О и на вход элемента И 11 и на выход 33 устройства поступает запрещающий потенциал. В первом случае задним фронтом измерительного строба через элемент

10задержки и элемент И 11 увеличивается на 1 содержимое счетчика45 блока 6 управления мультиплексором, что соответствует установлению на группе информационных выходов 28 кода следующего номера контролируемого сигнала. В мультиплексоре 3 закрывается выход предыдущего контролируемого сигнала и открывается выход следующего контролируемого сигнала, а с выходов 38-40 блока 4 памяти на адресные входы мультиплексоров поступает код выбора набора управляющих сигналов, записанный в ячейке блока 4, соответствующий номеру следующего контролируемого сигнала.

При этом к информационному входу 23, синхронизирующему входу 22 СА 5, а также к его входам Пуск 21 и Стоп 20 подключается второй конт51

ролируемый сигнал проверяемого узла 2, а также соответствующие ему управляющие сигналы Пуск, Стоп и синхронизации.

Цикл измерения повторяется, и еели сигнатура второго контролируемого сигнала правильная, аналогичным образом устройство переходит к проверке третьего сигнала и т.д. Если сигнатуры всех сигналов правильные, счетчик 45 от начального состояния последовательно проходит через все состояния до последнего. После проверки сигнала на последнем выходе узла 2, если сигнатура правильная, счетчик 45 переключается.в состояние когда на его выходах устанавливается код, равный коду, набранному на втором переключателе 46 номера последнего контролируемого сигнала. При этом на выходе 47 блока 44 сравнения кодов вырабатывается сигнал, который через элемент 48 задержки и элемент ИЛИ 49 Поступает на вход 50 начальной установки счетчика 45, и цикл повторяется сначала,

В течение всего этого времени наличие высокого потенциала на выходе 33 свидетельствует о работоспособности проверяемого узла с достоверноетью, определяемой количеством К разрядов регистра 16, Если же в процессе контроля сигнатура одного из сигналов оказывается неправильной, то с зоны памяти блока 8, соответствующей этому сигналу, считывается низкий потенциал, который записывается в триггер 9, Прохождение счетных импульсов через элемент И 11 на счетчик 45 запрещено и на выходе счетчика 45 остается код номера сигнала, который классифицирован как неисправный. Этот код индицируется блоком 7 и служит исходной посылкой для замен отказавшего узла или более детальной диагностики. Одновременно на выходе 33 устройства устанавливается низкий потенциал, снидетельствующи:й о неработоспособности узла 2, Если узел состоит из нескольких съемных частей, блоком 7 может индицироваться не номер контрблируемого сигнала, а непосредственно номер отказавшей части узла 2, Если от устройства требуется локализация отказа с точностью до микросхемы, то в поле памяти соответствующего сигнала в ячейках,ЗУ блока 8, адреса которых

396

равны сигна1урам, нырабатывае-мым при отказах соответстБукичей микросхемы, в первом разряде, связанном с выходом 32 блока 8., записывается О, а в остальных разрядах - код номера отказавшей микросх€;мы, который отображается блоком 7 индикации.

В случае неработоспособности контролируемого узла обеспечивается оперативная информация о месте повреждения вплоть до номеров отказавших частей и микросхем.

Выбор требуемого набора управляющих сигналов для каждого контролируемого сигнала опредешяется кодом, записанным в ячейках блока 4 памяти. Количество ячеек блока 4 определяется количеством контролируемых сигналов узла 2 с учетом разных режимов его работы. Адресация ячеек блока 4 осуществляется группой информационных выходов 28 блока 6 управления мультиплексором и группой выходов 37 коммутации режима работы контролируемого узла 2. Три группы информационных выходов блока 4 памяти являются управляющими (адресными) входами мультиплексоров 12-14. Количество разрядов в каждой ячейке блока 4 N .+ blogjfe -t- . (Q, 6 ,c - число соответственно сигналов синхронизации, Пуск и Стоп, поступающих из контролируемого узла),

Таким образом, в предлагаемом устройстве отсутствует непосредственная связь адресных входов мультиплексоров 12-14 управляющих сигналов между собой и с адресныг-м входами мультиплексора данных, что приводит к отсутствию жесткой привязки каждого из управляющих сигналов Пуск, Стоп и синхронизации друг к другу и к конкретным контролируемым сигналам, поступающим из проверяемого узла на информационные входы мультиплексора данных.

Кроме того, число информационных входов каждого мультиплексора 12-14 управляющих сигналов уменьшается до числа сигналов Пуск, Стоп и синхронизации, что приводит к упрощению устройства.

Формула изобретения

Устройство для контроля цифровых узлов, содержащее генератор тестов, мультиплексор контролируемых сигна71

лов, сигнатурный анализатор, блок управления мультиплексором, блок индикации номера сигнала, блок сравнения сигнатур, элемент И, элемент задержки, триггер и три мультиплексоpa управляющих сигналов, причем информационный выход и синхровход генератора тестов соединены соответственно с входом и синхровыходом контролируемого узла, первая группа информационных выходов которого соединена с группой информационных входов мультиплексора контролируемых сигналов, выход которого соединен с информационным входом сигнатурного анализатора, входы Пуск, Стоп и синхронизации которого соединены с выходами соответствующих мультиплексоров управляющих сигналов, информационные входы которых соединены с соответствующими выходами второй группы информационных выходов контролируемого узла, стробирующий выход сигнатурного анализатора соединен с С-входом триггера и через элемент задержки с первым входом элемента И, выход которого соединен со стробирующим входом блока управления мультиплексором, выход триггера является выходом неисправности устройства и подключен к второму входу элемента

1398

И, D-вход триггера соединен с выходом равенства блока сравнения сигнатур, первая группа информационных входов которого соединена с группой информационных выходов сигнатурного анализатора, группа выходов управляющей информации блока управления мультиплексором соединена с группой управляющих входов мультиплексора контролируемых сигналов, группой входов блока индикации номера сигнала и второй группой информационных входов блока сравнения сигнатур, вход начальной установки устройства соединен с установочными входами сигнатурного анализатора, блока управления мультиплексором и R-входом триггера, отличающееся тем, что, с Целью повьшения достоверности контроля, устройство содержит блок памяти, первая и вторая группы адресных входов которого соединены -соответственно с группой выходов управляющей информации блока управления мультиплексором и груп- пой адресных вьпсодов контролируемого узла,первая,вторая и третья группы информационных выходов блока памяти соединены с группами адресных входов соответствующих мультиплексоров управляюпщх сигналов.

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки исправности цифровых устройств с использованием метода сигнатурного анализа. Целью изобретения является повьшение достоверности контроля. Устройство содержит генератор тестов. мультиплексор контролируемых сигналов, три мультиплексора управляющих сигналов, сигнатурный анализатор, блок управления мультиплексором, блок индикации номера параметра, блок сравнения сигнатур, блок памяти, элемент И, элемент задержки и триггер. Введение в состав устройства блока памяти расширило возможности адресации мультиплексоров управляющих сигналов за счет обеспечения независимой коммутации произвольных управляющих сиглалов Пуск, Стоп и синхронизации из числа имеющихся в контролируемом узле совместно с I любым из контролируемых сигналов. За счет сокращения общего количества л входов мультиплексоров управляющих сигналов обеспечено упрощение устройства. 2 ил. to О) со со со