Запоминающее устройство Советский патент 1986 года по МПК G11C11/00 

Изобретение относится к вычи(ли- тельной технике, в .частности к запоминающим устройствам, и может быть использовано при построении оперативных запоминающих устройств с перестраиваемой разрядной организацией.

Целью изобретения является уменьшение потребляемой мощности устройства.

На чертеже приведена функциональная схема предлагаемого устройства.

Запоминающее устройство содержит адресный дешифратор 1, накопители 2, усилители 3, разрядные дешифраторы 4, инвертор 5, основные элементы И 6, дополнительный элемент И 7, формирователи 8 импульсов, дешифратор 9 выбора разрядности, элементы Zl-tJlH-H 10, элемент ИЛИ 11, шину 12 выбора разрядности, шину 13 записи-считывания, основные входы 14 устройства, дополнительный вход 15 устройства, основные выходы 16 устройства, дополнительный выход 17 устройства и управляющие входы 18 и 19 устройства,

Устройство работает следуюо им образом.

В случае многоразрядной организации и при наличии на входе 19 нуле- (Вого сигнала формирователи 8 находятся во включенном состоянии и усилители 3 и дешифраторы 4 подключены к источнику питания (не показан). По- в режиме записи информахщя с

сигнал. Данные поступают через вход 15 одноразрядной записи устройства через элемент И 7 на вторые входы всех элементов 2И,ПИ-И 10. Но воспри5 нимаются записываемые данные лишь с выхода одного из элементов 2ИЛИ-И 10, соединенного с входом усилителя 3, подключенного к источнику питания. Таким образом, в случае одноразрядfO ной организации в устройстве функционирует лишь один блок памяти, включающий накопитель 2, усилитель 3, один разрядньй дешифратор 4, а в мно- -горазрядном варианте - все блоки па 5 мяти. По сравнению с известным устройством при числе разрядов равном 4 потребляемая мощность в предлагаемом устройстве уменьшена в два раза.

20

Формула изобретения

Запоминающее устройство, содержащее накогштели, адресные входы которых соединены с выходами адресного

25 дешифратора, усилители, информационные входы которых соединены с выходами накопителей, разрядные дешифраторы, одни входы которых являются первой группой адресных входов уст30 ройства, входы адресного дешифратора являются второй группой адресных входов устройства, д€;шифратор выбора разрядности, входы которого являются третьей группой адресных входов устосновных входов 14 поступает на одни 35 РОиства, шину разрешения записи-считывания, шину выбора разрядности.

из входов элементов 2ИЛИ-И 10 и при считывании она появляется на выходах 16 устройства, т.е. устройство работает в обычном режиме.

В случае одноразрядной организации на входе 20 устройства появляется единичный сигнал. При этом во включенном состоянии оказывается лишь один из формирователей В, определяемый единичным сигналом с соответствующего выхода дешифратора 9. Соответственно, к источнику питания подключены один из усилителей 3 и один

отличающееся тем, что, с целью уменьшения потребляемой мощности устройства, в него введены фор40 мирователи импульсов, группа элементов И, элементы 2ИЛИ-И, элемент ИЛИ, элемент И и инвертор, вход которого соединен с шиной выбора разрядности, выход инвертора соединен с первыми

45 входами формирователей импульсов, вторые входы которых соединены с выходами дешифратора выбора разрядности, выходы формирователей импульсов соединены с вторыми входами разрядиз разрядных дешифраторов 4. В режиг о ных дешифраторов и с первыми управ- ме считывания все усилители 3, кроме одного, отключены от источника питания и на их выходах присутствуют нулевые сигналы. Поэтому с выхода усилителя 3, подключенного к источнику питания, данные считываются через элемент ИЛИ 11 на выходе 17 одноразрядного считывания. В режиме записи на шине 13 присутствует единичный

ляющими входами ус:ш1ителей, выходы которых соединены с первыми входами элементов И группы, вторые входы которых соединены с выходом инвертора, 55 выходы элементов И группы являются выходами устройства, выходы элементов 2ИЛИ-И соединены с вторыми управ ляющими входами усилителей, первые входы элементов 2 ИЛИ-И соединены с

сигнал. Данные поступают через вход 15 одноразрядной записи устройства через элемент И 7 на вторые входы всех элементов 2И,ПИ-И 10. Но воспринимаются записываемые данные лишь с выхода одного из элементов 2ИЛИ-И 10, соединенного с входом усилителя 3, подключенного к источнику питания. Таким образом, в случае одноразрядной организации в устройстве функционирует лишь один блок памяти, включающий накопитель 2, усилитель 3, один разрядньй дешифратор 4, а в мно- -горазрядном варианте - все блоки памяти. По сравнению с известным устройством при числе разрядов равном 4 потребляемая мощность в предлагаемом устройстве уменьшена в два раза.

20

Формула изобретения

Запоминающее устройство, содержащее накогштели, адресные входы которых соединены с выходами адресного

дешифратора, усилители, информационные входы которых соединены с выходами накопителей, разрядные дешифраторы, одни входы которых являются первой группой адресных входов устройства, входы адресного дешифратора являются второй группой адресных входов устройства, д€;шифратор выбора разрядности, входы которого являются третьей группой адресных входов устотличающееся тем, что, с целью уменьшения потребляемой мощности устройства, в него введены фор40 мирователи импульсов, группа элементов И, элементы 2ИЛИ-И, элемент ИЛИ, элемент И и инвертор, вход которого соединен с шиной выбора разрядности, выход инвертора соединен с первыми

45 входами формирователей импульсов, вторые входы которых соединены с выходами дешифратора выбора разрядности, выходы формирователей импульсов соединены с вторыми входами разрядных дешифраторов и с первыми управ-

яющими входами ус:ш1ителей, выходы которых соединены с первыми входами элементов И группы, вторые входы которых соединены с выходом инвертора, выходы элементов И группы являются выходами устройства, выходы элементов 2ИЛИ-И соединены с вторыми управляющими входами усилителей, первые входы элементов 2 ИЛИ-И соединены с

3 1277208

шиной разрешения записи-считывания,выбора разрядности, третьи входы элевторые входы элементов 2ИЛИ-И соеди-ментов 2ИЛИ-Н являются другими инфорнены с выходом элемента И, первыймационными входами устройства, выховход которого является одним из ин-Ды усилителей соединены с входами

формационных входов устройства, вто-5 элемента ИЛИ, выход которого является

рой вход элемента И соединен с щинойвыходом устройства.

Изобретение относится к вычислительной технике и может быть ис- пользовано при построении ОЗУ с перестраиваемой разрядной организацией. Целью изобретения является уменьшение потребляемой .ющности. Поставленная цель достигается за счет введения формирователей импульсов, групгы элементов И, элементов 2ШШ-И, элемента ИЛИ, элемента И и инвертора с соответствующими связями. При однораз-:, рядной организации в устройстве функционирует лишь один блок памяти,включающий накопитель 2, усилитель 3, дешифратор 4, а при многоразрядном варианте - все блоки памяти. 1 ил. (Л Вх.1 to to о 00 gxf... tXfTf BbtiffВщ