Оперативное запоминающее устройство Советский патент 1989 года по МПК G11C11/40 

42

00 СО

u

г со

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в аппаратуре цифровой обработки информации.

Цель изобретения - уменьшение потребляемой мощности и повышение быстродействия устройства.

На чертеже приведена функциональная схема предлагаемого устройства.

На чертеже приняты следующие обозначения: матричный накопитель 1, блок 2 адресных усилителей строк, преобразователь 3 адресных сигналов строк, дешифратор 4 строк, блок 5 адресных усилителей столбцов, дешифратор, б столбцов, формирователь 7 управляющих сигналов, блок 8 усилителей записи-считывания, блок 9 информационных усилителей, преобразователь 10 адресных сигнаиов столбцов блок 11 сравнения, элементы Н 12, блок 13 перезаписи, блок 14 коррекции, блок 15 ключей предварительного заряда разрядных шин, блок 16 ключей разряда адресных шин, блок 17 ключей форсированного разряда адресных шин, адресные входы 18 и 19 устройства, информационный вход 20 устройства, эталонная разрядная шина 21 накопителя 1.

Устройство работает следующим образом.

При смене адреса в момент времени на каком-либо адресном входе 18 или 19 в любой из двух групп устройства формируется сигнал S в блоке 2 или S в дешифраторе 6 пли в обоих блоках 2 и 5 (Sx и Sv), если адрес меняется в обеих группах устройства, Сигналы S x или Sy одновременно поступают па входы блока И, на выходе которого формируется сигнал S, поступающий на третий вход формирователя управляющих сигналов. На втором выходе формирователя 7 управляющих сигналов установлен высокий уровень сигнала, по которому открываются транзисторы блока 15 л происходит пред- заряд разрядных шин накопителя 1 и эталонной разрядной шины 21. По этому же сигналу через открытые транзисторы блока 16 разряжаются все адресные шины матричного накопителя 1. При считывании-записи информации на выходах дешифраторов 4 и 6 формируются высокие уровни сигналов, которые однозначно определяют ячейку

4550834934

матричного накопителя 1. Высокий уровень сигнала, замешанный с адресом с дешифратора 4, поступает на выбранную строку матричного накопителя 1, При этом происходит разряд эталонной разрядной шины через один какой-либо открытый транзистор блока 17. Строки всех транзисторов блока 17

0 соединены с эталонной шиной 21, т.е. разряд эталонного столбца происходит каждый раз при выборе запоминающей ячейки матричного накопителя 1. Сигнал с эталонной шины 21 поступает

15 на первый вход формирователя 7,

В момент предзаряда разрядных шин матричного накопителя положительный потенциал по высокому уровню сигнала на выходах элементов И через

20 транзисторы блока 13 поступает на входы-выходы блока 8 усилителей эа- писи-.считыванил, выполненных как триггер-защелка. Для предотвращения i перекоса в заряде плеч триггера вве25 ден элемент 14 коррекции, выполненный на транзисторе. При выборе строки и столбца матричного накопителя 1 на выбранную строку матричного накопителя 1 с дешифратора 4 поступает

30 высокий уровень сигнала, выбранная дешифратором 6 разрядная шина матричного накопителя 1 начинает разряжаться. Перекос напряжений на разрядных шинах накопителя 1 регистрируется

35 усилителями записи-считывания блока 8 через включенные транзисторы блока 13, так как на выходах элементов И 12 в это время высокий уровень сигнала. В момент, когда на выбранной

40 строке появляется высокий потенциал, эталонная разрядная шина 21 начинает разряжаться через один из открытых транзисторов блока 17. Низкий уровень потенциала эталонной разрядной шины 21 поступает на один из входов формирователя 7 и на одном его выходе формируется высокий уровень сигнала, а на третьем выходе - низкий.

По низкому уровню сигнала усилители записи-считывания блока 8 через закрытые транзисторы блока 13 Јна их затворах имеется низкий уровень потенциала с выходов элементов И 12) отключаются от разрядных шин накопителя I, регистрируя перекос напряжений на разрядных шинах накопителя 1, которые могут перезаряжаться, и готовятся к следующему циклу записи- считывания. Высокий уровень сигнала,

55

поступающий на управляющий вход усилителя записи-считьгзания блока 8, защелкивает усилитель записи-считыва ния, так как на ею входах-выходах имеется перекос напряжений, и информация с входов-выходов усилителя записи-считывания поступает на выход устройства. При записи информации в устройство на выходах блока 9 формируются сигналы, поступающие нз входы- выходы усилителей записи-считывания блока 8. По высокому уровню сигнала на выходах элементов И 12 через открытые транзисторы блока 13 сигналы с входов-выходов усилителей записи- считывания 8 поступают в выбранную дешифраторa;in 4 и 6 ячейку матричного накопителя 1} записывая в нее определенную информацию.

Преобразователь 10 и блек 11 сравнения необходим: для обеспечения работоспособности устройства, так как при их отсутствии, когда адреса строк X постоянны, а изменяются лишь адреса столбцов У или сигнал записи- считывания на выходе блока 11, не вырабатывался бы импульс смены адреса, а на выводах формирователя 7 не вырабатывались бы управляющие сигналы, т.е. не производился бы заряд выбранной строки, не вырабатывался бы сигнал включения усилителей записи-считывания блока 8, отсутствовали бы сигналы включения элементов И 12, т.е. устройство было бы неработоспособным.

В предлагаемом устройстве в одном цикле обращения, кроме начального, когда предзаряжаются все разрядные (столбцовые) шины накопителя, производится предзаряд лишь одной выбранной в предыдущем цикле обращений столбцовой шины накопителя 1. Осталь ные разрядные шины остаются заряженными, так как по низкому уровню сигнала на выходах элементов И 12 они отсекаются закрытыми транзисторами блока 13 от входов-выходов усилителей записи-считывания блока 8. Разряд выбранной разрядной шины производится на величину с: 0,2 Б. Вследствие того, что в последующий момент времени выбранная разрядная шина накопителя 1 отсекается закрытыми низким уровнем сигнала на выходах элементов И 12 транзисторами блока 13 от входов-выходов включенных высоким уровнем сигнала усилителей блока 8,

834936

которым достаточна такая разница в разбалансе напряжений плеч цлч правильного считывания информации, т.е., разрядив выбранную шипу накопителя 1 на величину 0,2 В и отсекая ее затем с помощью элементов И 12 от входов-выходов усилителя блока 8, можно предзаряжать ее (ост альныс столбцоЮ вые шины остаются заряженными) и готовить к следующему циклу обращения, пока информация с входов-выходов усилителей бтока 8 поступает на выход устройства. Времт цикла пр# этом

15 уменьшается на величину i 10 не, в то время как сам цикл уменьшается на 50-60 не, т.е. тем самым повышается быстродействие устройства.

2Q Ф о р м у л а изобретения

Оперативное запоничаюпее устройство, содержащее блок адресных усилителей строк, входы которого являются первой группой адресных входов уст-25 ройства, преобразователь адресных сигналов строк, вход которого соединен с первым выходом блока адресных усилителей строк, дешифратор строк, информационный вход которого соеди30 ней с вторым выходом блока адресных усилителей строк, блок адресных усилителей столбцов, входи которого являются второй группой адресных входов устройства, дешифратор столбцов, вход которого соединен с первым выходом блока адресных усилителей столбцов, блок информационных усилителей, информационный вход которого является информационным входом устройства,

40 вход разрешения блока информационных усилителей соединен с выходом дешифратора столбцов, формирователь управляющих сигналов, первый выход которого соединен с входом разрешения де45 шифратора строк, блок перезаписи, три блока ключей, матричный накопитель, разрядные шины которого соединены с информационными входами блока перезаписи и с выходами первого бло5Q ка ключей, первый вход первого блока подключен к шине питания устройства, второй выход формирователя управляющих сигналов соединен с вторым входом первого блока ключей, с пер55 вым входом второго блока ключей, второй вход которого и управляющие входы третьего блока ключей подключены к шине нулевого потенциала уст- ройства, выходы второго блока ключей

35

714834938

соединены с информационными входами которого соединен с первым входом третьего блока ключей, первый вход блока сравнения, вход преобразовате- формирователя управляющих сигналов ля адресных сигналов столбцов соедисоединен с выходами третьего блока5 нен с выходом блока усилителей столб- ключей и с одним из выходов первого цов, выходы элементов И соединены с блока ключей, блок усилителей запи- управляющими входами блока перезаписи-считывания, входы-выходы которого си, первые входы элементов И соеди- соединены с выходами блока информа- йены с выходом дешифратора столбцов,

ционных усилителей и с выходами бло-ю вторые входы элементов И соединены ка перезаписи, отличающее- с вторым выходом формирователя управ- с я тем, что, с целью уменьшения ляющих сигналов, второй вход блока потребляемой мощности и повышения сравнения соединен с выходом преоб- быстродействия устройства, в него разователя адресных сигналов строк,

введены элемент коррекции, элементы15 выход блока сравнения соединен с вто- И, блок сравнения и преобразователь рым входом формирователя управляющих адресных сигналов столбцов, выход сигналов.

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в аппаратуре цифровой обработки информации. Цель изобретения - уменьшение потребляемой мощности и повышение быстродействия - достигается введением в устройство блока сравнения, преобразователя адресных сигналов столбцов, элементов И и блока коррекции. Блок 11 сравнения и преобразователь 10 адресных сигналов столбцов обеспечивают работоспособность устройства, так как вырабатывают сигналы для формирователя 7 управляющих сигналов, который управляет выборкой необходимой строки и столбца накопителя 1, включением элементов И 12 и блока 8 усилителей записи-считывания. Блок 14 коррекции позволяет устранить перекос напряжения на входах-выходах усилителей записи считывания блока 8. При выборе одной разрядной шины остальные шины остаются заряженными, так как по низкому уровню сигнала на выходах элементов И 12 они отсекаются блоком 13 перезаписи от входов усилителей блока 8. 1 ил.