Автоматизированная система тестового контроля Советский патент 1986 года по МПК G06F11/26 

Изобретение относится к цифровой вычислительной технике, в частности к автоматизированным программно-управляемым системам контроля, и может быть использовано для контроля узлов и блоков ЦВМ и других уст- . ройств цифровой техники. Цель изобретения - расширение функциональных возможностей за счет обеспечения зацикливания любого участка тест-программы заданное количество раз.

На фиг.1 приведена функциональная схема автоматизированной системы тестового контроля; на фиг.2 - блок сопряжения; на фиг.З - блок синхронизации; на фиг,4 - блок обмена; на фиг.5 временные диаграммы блока синхрони- зации

Устройство содержит вычислитель ный комплекс 1, блок 2 сопряжения, дешифратор 3 адреса, блок 4 памяти команд, блок 5 синхронизации, элемент 4И-ИЛИ 6, регистр 7 управления режимами, первый селектор 8, счетчик 9 адреса, блок 10 обмена, первый 11, третьий 12, второй 13 и четвер- тьш 14 элементы ИЛИ, третий 15, первый 16, второй 17, четвертый 18 и пятый 19 элементы И, RS-триггер 20, первьш JK-триггер 21, второй D-триг- гер 22, первый D-триггер 23. второй JK-триггер 24, регистр 25 кода задержки, счетчик 26 задержки, первая 27 и вторая 28 схемы сравнения, буферный регистр 29, мультиплексор 30, элемент 2И-ИЛИ 31, второй 32 и первый 33 элементы запрета, второй селектор 34, счетчик 35 циклов. Блок 2 сопряжения содержит блок

36согласующих делителей, резисторы

37и 38, блок 39 входных согласующих усилителей, магистральные приемники

40, буферный усилитель 41, регистр 42 адреса, элемент И 43, формирователь 4 импульса из единичного перепада, формирователь 45 импульса из нулевого перепада, элемент ИЛИ- НЕ 46, элемент ИЛИ 47, блок 48 выход .- H ix согласующих усилителей, элементы НЕ 49, магистральные передатчики 50 Блок синхронизадаи содержит генератор 51 прямоугольных импульсов, первый 52, второй 53 и третий Ji4 генераторы одиночного импульса, первый 55, второй 56, третий 57, четвертый 58 и пятый 59 элементы ИЛИ-НЕ, элемент НЕ 60, первый 61, второй 62

0

15

0

5

25 Q

-г 35

и третий 63 элементы И, первый 64, второй 65, третий 66, четвертый 67 и пятый 68 триггеры.

Блок обмена содержит блок 69 памяти теста, первый 70, второй 71, третий .72 и четвертый 73 элементы И, триггер 74, блоки 75 и 76 элементов И, регистры 77 - 81, блоки 82 - 84 элементов ЖМ, магистральные усилители 85 с тремя состояниями выхода, блок 86 сравнения, мультиплексор 87,

Вычислительный комплекс 1 предназначен для ввода информации в блок 4 памяти команд и блок 69 памяти теста, а также для вывода информации из блока 10 обмена на экран дисплея, входящего в состав вычислительного комплекса. Внешняя магнитная память вычислительного комплекса используется для длительного хранения программ контроля. В качестве вычислительного комплекса используется стандартньй вычислителыаш комплекс на базе мик- роЭВМ,

Блок 2 сопряжения (фиг.2) предназначен для электрического сопряжения вычислительного комплекса с соответствующими блоками автоматизированной системы контроля. Передача сигналов от блока 1 к блоку 2 осуществляется с помощью двунаправленной шины, состоящей из 16 линий Адрес-данные и линий интерфейсных сигналов: ВУ (внешние устройства), СИА (сигнал синхронизации активного устройства), сброс (установка нуля), ввод (сигнал сопровождения ввода информации в микроэвм), вывод (сигнал вывода информации на микроЭВМ), СИП (сигнал синхронизации пассивного устройства).

Линии Адрес-данные являются совмещенными, т.е, передача адреса и передача данных осуществляется по одним и тем же линиям связи с разделением во времени. В блоке 2 на входе каждой линии находится резистивный делитель 37 или 38, предназначенный .для согласования входов блока 2 с волновым сопротивлением кабеля.Блок 39 входных согласзаощих усилителей выполнен на элементах 40 магистральные приемники), в качестве которых используются микросхемы 559ИП2 с малыми входными токами. Блок 41 буферных усилителей предназначен для умощнения сигнала. На входе блока используются микросхемы 533ЛН1, на

выходе - 530ЛА16, регистр 42 адреса предназначен для запоминания адреса абонента на время элементарного цикла обмена. Регистр 42 выполнен на микросхемах 533та8 и 530ТМ8. При необходимости выходной сигнал регистра можно умощнить, пропустив его через магистральные усилители 530ЛА16. Элв менты 43 - 46 предназначены для формирования сигналов записи и обнуления регистра адреса и выполнены на микросхемах 533 серии. Сигналы Ввод и Вывод собираются по HJli на элементе 47 и предназначены для строби- рования дешифратора 3. Двунаправлен- ность блока 2 организована посредством блока 48, состоящего из микросхема 50 с открытым коллектором магистральных передатчиков (559 ИП1) и микросхем 49 - инверторов с триггером Шмитта 533ТЛ2, используемых для повышения помехоустойчивости блока. На входе блока 48 использован блок 36 согласующих делителей, предназначенный для организации монтажного ИЛИ и согласования.

Дешифратор 3 применяют для дешифрации адреса абонента и формирования в соответствии с этим адресом сигналов записи информации в ОЗУ, чтения информации ОЗУ и регистров блока 10 обмена информацией и ряда вспомогательных сигналов. Дешифратор 3 выполнен на микросхемах, 133ИДЗ, пред- ставляюшлх собой дешифратор 4x16 с входами стробирования.

Блок 4 памяти команд используют для хранения управляющих кодов. Для повьш1ения быстродействия за счет исключения промежуточного дешифратора управляющие коды имеют позиционный принцип пострсения, т.е. определенным разрядам или группам-разрядов ОЗУ команд соответствует определенные команды. ОЗУ команд представля- ет собой ОЗУ статического типа, построенное на микросхемах 541РУ1. Схема включения стандартная.

Первая группа входов блока памяти команд предназначена для подачи данных .с второй группы выходов блока 2 сопряжения.

Группа входов Запись-чтение предназначена для подачи сигналов Запись-чтение с второй группы выходов дешифратора 3, группа адресных входов предназначена для подачи кода адреса со счетчика. 9 адреса.

788574

Блок 5 синхронизации (фиг.З) используют для формирования всей временной диаграммы обмена (фиг.5). 0с- ; нову блока синхронизации составляет распределитель импульсов, выполненный на кольцевом сдвигающем регистре

(триггеры 65 и 66). Генератор 52 одиночного импульса (ГОИ), триггер 64

и элемент И 61 предназначены для за- ffi пуска распределителя в определенньш

момент времени и исключают появление на выходах распределителя обрезанных сигналов. Генератор 51 вырабатывает прямоугольные импульсы типа

меандр. Остальные элементы предназначены для выделения соответствующих иьшульсов распределителя.

Элемент 4И-ИЛИ 6 применяют для выдачи сигнала Останов на первый

20 вход синхронизатора. Ег о реализация очевидна мз схемы.

Регистр 7 управления режимами предназ1шчен для хранения кодов, соjc ответствующих различным режимам работы. Он представляет собой обычный статический pertiCTp и может быть реализован на микросхемах 533ТМ8, 530ТМ8, 533ТР2 и др.

Селектор 8 используют-,для пере з.а- чи в микроэвм вычислительного комплекса через блок 2 сопряжения кода, соответствующего состоянию счетчика адреса. Селектор 8 реализован па микросхемах с открытым коллектором,

например, 533ЛЛ9, реализующих функцию И-НЕ. На первые входы микросхем подается код с выходов счетчика адреса. Вторые входы микросхем объединены, и на них подается сигнал с четвертого выхода дешифратора. Связь селектора 8 с блоком 2 сопряжения осуществляется посредством монтажного I-UM.

Счетчик 9 адреса применяют для адресации блока 4 памяти команд и блока 69 памяти теста. По записи он может работать как в параллельном коде, так и в счетном режиме. Он может быть реализован как с использованием дискретных триггеров (133М2, 133ТВ-1), так и с использованием микросхем средней степени интеграции 533ИЕ7 с возможностью параллельной записи.

Блок 10 обмена фиг.4 предназначен для хранения тест-программы контроля , коммутации входов-выходов каналов обмена, хранения и выдачи на

30

40

45

50

55

объект контроля одного тестового набора, блокировки сбоев по любым заданным каналам обмена, защиты выход- нь1х магистральных усилителей от короткого замыкания на входе объекта контроля, сравнения результатов контроля с эталонными кодами и их регистрации, выдачи в микроэвм вычислительного комплекса содержимого регистров, блока памяти теста и контрольных кодов. Блок 10 состоит из блока 69 памяти теста, регистров 77 блокировки, 78 теста, 79 коммутации, 80 защиты, 81 сбоев, блоков 75 и 76 элементов И, блока 85 магистральных усилителей с тремя состояниями, блока 86 сравнения, мультиплексора 87 и ряда вспомогательных элементов. Блок 69 памяти теста реализован так же, как и блок 4 памяти команд на микросхемах 541РУ1. Регистры 77-81 реализованы на микросхемах 533ТМ8 или 530ТМ8, блоки 75 и 76 элементов И - ,на микросхемах 533ЛИ1 , осуществляющих функцию И. Блок 85 магистральных усилителей реализован на микросхемах 530ЛА17 с тремя состояниями блок 86 сравнения - на микросхемах типа 530ЛП5, мультиплексор 87 - на микросхемах типа ;: 533КП7, на выходе которых включены элементы с открытым коллектором для организации монтажного ИЛИ,

Элемент ИЛИ 11 используют для формирования сигнала обнуления триггера 21, элемент ШШ 12 - для формирования Ьигнала +1 в счетчик 9 адреса. Назначение элемента ИЛИ 13 - формирование сигнала обнуления триггеров 22 и 23, а элемента ИЛИ 14 - формирование сигналов обнуления триггера 24 и счетчика 35 циклов.

Элемент И 15 предназначен для подачи импульсов счета от синхронизатора 5 на счетчик 26 задержки, И 16 для подачи импульса переключения от синхронизатора 5 на триггер 24,И 17- для формирования сигнала обнуления триггера 24 и счетчика 35, И 18 - для формирования синхроимпульса осциллографа и элемент И 19 для подачи +1 в счетчик 35 циклов.

Триггер 20 применяют для запрета формирования сигнала Останов в начале первого набора в режиме Шаг, триггер 21 - для разрешения прохождения счетных импульсов на вход счетчика 26 задержки и запрета прохожде

,

-10

15

20

25

30

35

40

45

50

55

ния импульсов на вход распределителя через элемент 61, триггер 22 - для разрешения записи параллельного кода в счетчик 9 адреса и одновременно запрета +1 в счетчик 9 адреса по команде Переход, триггер 23 - для разрешения записи параллельного кода в счетчик 9 адреса в режиме Цикл, когда состояние счетчика 35 циклов не достигло заданного, триггер, 24 - для управления записью параллельного кода и формирования + в счетчик 35 циклов,

Регистр 25 кода задержки используют для хранения текущего значения кода, определяющего задержку сигнала записи в регистр 81 сбоев блока 10 обмена, т,е, задержку опроса.

Счетчик 26 задержки предназначен для подсчет количества импульсов, определяющего время задержки опроса, блок 27 сравнения - для сравнения состояния счетчика 26 задержки с кодом, записанным в регистр 25 кода задержки, блок 28 сравнения - для формирования сигнала запрета записи в триггер 21, когда во все разряды, регистра 25 кода задержки записаны нули. При этом задержка опроса минимальна и определяется временйым интервалом между третьим и первым импульсами блока 5 синхронизации,

Буферньй регистр 29 предназначен для хранения значения адреса возврата (или перехода) в режимах Цикл и Переход.

Мультиплексор 30 используют для записи в счетчик 9 адреса либо кода из буферного регистра 29, либо кода, поступающего из микроЭВМ вычислительного комплекса 1 через блок 2 сопряжения.

Элемент 2И-ИЛИ 31 предназначен для разрешения записи параллельного кода в счетчик 9 адреса из буферного регистра 29 через ьгуль1 иплексор 30 в режимах Переход и Цикл,

Элемент запрета предназначен для. формирования +1 в счетчик 9 адреса в режиме Цикл при переполнении счетчика 35 циклов, элемент 33 запрета - для запрета формирования + в счетчик 9 адреса в режиме Цикл, когда счетчик 35 циклов не достиг переполнения ,

Селектор 34 применяют для записи параллельного кода, соответствующего числу циклов в счетчик 35 циклов.

,

-счетчик 35 циклов - для подсчета количества циклов тест-программы.

Устройство работает следующим образом.

Так как процедура записи информации в ОЗУ по внешним адресам является стандартной, считаем, что тест- программа и управляющие коды нахот дятся в ОЗУ. Рассмотрим сначала режим работы Шаг. В этом режиме на объект контроля подается один набор тест-программы, далее с заданной задержкой осуществляется сравнение реальной информации от объекта контроля с эталонной. После анализа результатов сравнения происходит останов проверки. В дальнейшем данная процедура повторяется. Проверка начнается с установки соответствующего разряда регистра 7 управления режимами в I через блок 2 сопряжения по адресу, приходящему с третьего выхода дешифратора 3. Далее по адресу с второго выхода дещифратора 3 ГОИ 52 устанавливает в 1 триггер 64 и импульсы с выхода генератора 51 поступают-на вход распределителя (С-вход триггера 65). Синхронизатор 5 формирует временную диаграмму (фиг.5).

Импульс И с первого выхода синхронизатора 5 устанавливает в соответствующие разряды регистра 80 защиты блока 10 обмена при условии, что коммутация входов-выходов осуществлена ранее и на соответствующих входах объекта контроля имеются короткие замыкания.. Если же коммутация входов-выходов ранее, не производилась , то выходные магистральные усилители 85 блока 10. обмена не реагируют на короткие замыкания, так как в исходном положении они находятся в третьем состоянии. Предположим что коммутация входов-выходов осу- . ществлена ранее. Разряды регистра 80 защиты, установленные в 1, переводят в третье состояние выходные магистральные усилители блока 85, соответствующие выходным каналам, в которых, есть короткие замыкания, исключая тем самым выход этих магистральных усилителей из строя. Кроме того, импульс И 1 через элементы 32 и 12 записывает +1 в счет- чик 9 адреса (предполагаем, что это обычный набор без циклов и переходов) .

15

788578

Импульс И2 с четвертого выхода блока 5 синхронизации не производит в данном наборе никаких действий так как цепи его прохождения заблокиро.5 ваны.

Импульс ИЗ с второго выхода блока синхронизации передним фронтом записывает код из блока 4 памяти команд в регистр 25 кода задержки (этот

код может быть равен 0). Если этот код не равен нулю, то задним фронтом ИЗ триггер 21 устанавливается в 1. Кроме того, импульс ИЗ осуществляет запись набора из блока 69 памяти в один -из регистров 77-79 в зависимости от того, на какой из элементов И 70 - 72 приходит разрещение от блока 4 памяти команд. Допустим, что разрешение пришло на элемент 71 и тесто О вый набор записался в регистр 78 теста. Допустим, что для данного набора необходим опрос схем сравнения, тогда на D-вход триггера 74 приходит разрешение от ОЗУ 4 команд и по импуль- су ИЗ триггер 74 устанавливается в 1 и дает разреше ние на прохождение импульса опроса через элемент И 73. Если триггер 2 устанавливается в

1, т.е. код задержки не равен О

эл

- то он запрещает дальнейшее прохождение тактовых импульсов на распределитель и разрешает прохождение этих импульсов на счетчик 26 задержки (фиг.5). Однако импульс И4 сформиру-.

35 ется, и если в соответствующем разряде ОЗУ 4 команд было разрешение (связь между четвертым выходом блока 4 памяти команд и первым входом четвертого элемента И) , то на ЕЦ)1ходе четвертого элемента И сформируется синхроимпульс для синхронизации осциллографа. Кроме того, импульс И4 устанавливает в 1 триггер 20, а . также останавливает работу распреде лителя (обнулив триггер 64 синхронизатора через элемент 4И-ИЛИ 6), если в соответствующем разряде блока 4 памяти команд бьша 1, соответствующая команде Останов. Предположим, что команды Останов в данном наборе нет.

После того, как состояние счетчика 26 задержки становится равным состоянию регистра 25 кода задержки, на выходе блока 27 сравнения появляется единичньш. потенциал, который через элемент-ИЛИ 11 обнуляет триггер 21 и счетчик 26 задержки. При этом осу0

5

ществляется запрет поступления тактовых импульсов на счетчик 26 задержки и разрешение на прохождение тактовых импульсов на вход распределителя.

Первый импульс из распределителя производит описанные действия и осуществляет запись в регистр 81 блока 86 сравнения.

Импульс И2 с второго выхода блока 5 синхронизации через элемент 4И- ИЛИб обнуляет триггер 54, так как на десятом и шестом входах первого элемента И,, элемента 4И-ИЛИ6 находятся разрешающие потенциалы. Тем самым завершается один элементарный цикл обмена между, автоматизированной системой контроля и объектом контроля.

Режим Автомат отличается от режима Шаг тем, что в соответствую щем разряде регистра 7 управления записан- О (второй выход регистра 7) который блокирует обнуления триггера 64 синхронизатора 5 по второму импульсу распределителя через элемент 4И-ИЛИбо При этом четырехимпульсная временная диаграмма циклически повторяется, что обеспечивает автоматическую смену тестовых наборов.

Предлагаемая автоматизированная система контроля позволяет осуществить циклическое повторение заданного участка тест-программы определенное (заданное) количество раз с последующим автоматическим выходом из цикла и продолжением проверки. Это осуществляется следующим образом. Пуст-ь необходимо повторить участок тест-программы, например, с 20 по 50 наборы 100 раз и далее продолжить проверку. При этом в 50 наборе тест- программы ,в соответствующих разрядах ОЗУ команд (четвертые выходы ОЗУ команд) должно быть число, соответст- ву:ощее количеству циклов. Это число рассчитывается по формуле

Р - N

где Р - требуемое число в блок 4 памяти;

К - разрядность счетчика -35 циклов ;

N - требуемое количество циклов. Пусть разрядность счетчика 35 равна 17, тогда для 100 циклов число Р 65436.

Кроме того, в разрядах блока памяти команд, соответствующих третьим выходам блока памяти команд,-в набоое записан код, соответствующий

номеру набора, к которому необходимо возвращаться (в данном случае 20-й набор)S Один разряд третьих выходов используется для выдачи разревтния на запись в буферньп регистр 29. По второму выходу блока 4 памяти команд

должна выдаваться

в 50-м (конеч0

,

5

« ,,

5

5

0

5

ном) наборе, что соответствует команде Цикл,-Логика работы устройства в Цик следующая. В 19-м наборе тест-програм1«1ы по третьему импульсу синхронизатора 5 в регистр 29 записывается код номера набора возврата (в данном случае 20).

Далее осуществляется естественная смена тестовых наборов (как в режиме Автомат) вплоть до 50-го набора. В 50-м наборе на D-вход триггера 23 и на второй вход элемента И 16 поступ - ет 1 (с второго выхода блока памяти команд), соответствующая команде Цикл. Кроме того, на информационные входы селектора 34 с четвертых выходов блока памяти команд поступает код, соответствующий количеству циклов (в данном случае числу 65336), Передним фронтом третьего импульса синхронизатора 5 этот код записывает ся в счетчик 35 циклов, а задним фронтом этого импульса триггер 24 устанавливается в 1, запрещая тем самым в последующих циклах запись параллельного кода в счетчик 35 и разрешая прохождение последующих третьих импульсов синхронизатора 5 на счет- ньш вход счетчика 35. При этом последний разряд счетчика 35 находится пока в О и., так как триггер 23 установился в ,1, то с выхода элемента 33 поступает запрет на прохождение первого импульса синхронизатора 5 через элемент 32 на счетный вход счетчика 9 адреса и формируется раз- рещение записи параллельного кода из буферного регистра 29 через элементы 3 и 30 в счетчик адреса. Таким образом после 50-го набора следующий первый импульс синхронизатора 5 записы- .вает в счетчик 9 адреса код, хранящийся в регистре 29 (в данном случае код 20 набора тест-программы).

Далее последовательность действий повторяется с той разницей, что каждый раз в 50-м наборе на счетный вход счетчика 35 циклов поступает третий импульс синхронизатора. Как только счетчик 35 циклов переполнится, то 1 с выхода последнего раз 1278857

яда счетчика 35 циклов сформирует а выходе элемента 33 нулевой уроень, который запрещает запись парал- ельного кода из регистра 29 в счетик 9 адреса и разрешает прохождение ледующего первого импульса синхронн- атора 5 на счетный вход счетчика 9 дреса. Таким образом по истечении аданного количества циклов происхоит выход из цикла, т.е. осуществлятся переход к последующему (51) наору тест-программы. Количество счетиков циклов может быть более одного.

10

ря ос об чи на ни

Ф

во ад хр сч пр ми фо ни пе во ка фо че вы вы но се он пе ни ма и ги вых вхо ком пам той ка ных пой гис раз го нен дом АИментий дин щим дам рог вер дин чет дом ИЛИ

При этом можно осуществлять режим Цикл в цикле. Количество вложений будет равно количеству счетчиков циклов. Счетным импульсом каждого последующего счетчика циклов является сигнал с выхода последнего разряда пре- счетчика. В остальном их организация аналогична описанной.

Триггер 22 необходим для организации режима Бесконечного зациклива- ,ния. Это означает, что определенный участок тест-программы будет повторяться бесконечное число раз. При этом осуществляется следующая последовательность действий. Пусть, например, необходимо зациклить наборы тест-программы с 20-го по 30-й. Для этого в 20-м наборе в соответствующих разрядах ОЗУ команд (третьи выходы ОЗУ команд) должен быть .записан код номера набора, к которому необходимо возвратиться (в данном случае 20-й набор), и разрешение записи. Этот код переписывается в буферный регистр 29 по третьему импульсу синхронизатора. Далее, до 30-го набора, смена наборов происходит обычным образом. В 30-м наборе в соответствующем разряде блока памяти команд (первый выход) должна быть записана I которая записывается третьим импульсом синхронизатора в триггер 22. При этом в следующем цикле работы блока синхронизации единичный выход триггера 22 разрешает прохождение первого импульса блока синхронизации через элемент 31, а нулевой выход триг гера 22 запрещает прохождение этого импульса через элемент 32. Таким образом, в счетчик 9 адреса вместо +1, записываемся параллельный код, находящийся в регистре 29. Этот код соответствует 20-му набору теста, т.е. счетчик 9 адреса вновь возвращается к 20-му набору. Этот процесс повто

7

12

ряется бесконечно, до принудительной остановки блока синхронизации путем обнуления триггера 64 с пульта вычислительного комплеса 1 через вход начальной установки блока 5 синхронизации.

Формула изобретения

10

is

20

30

у35

40

45

0

5

Автоматизированная система тесто-, вого контроля, содержащая дешифратор адреса, блок памяти команд, блок синхронизации, элемент 4И-ИЛР1, селектор, счетчик адреса, блок обмена, блок сопряжения и регистр управления режимами, причем первая и вторая группы информационных выходов блока сопряжения подключены соответственно к группе входов дешифратора адреса и первой группе информационных входов блока обмена, вторая и третья группы информационных входов которого подключены соответственно к первой группе выходов дешифратора адреса и группе выходов счетчика адреса, подключенной к группе информационных входов селектора и первой группе информационных входов блока памяти команд,- первая группа выходов блока сопряжения подключена к второй группе информационных входов блока памяти команд и группе информационных входов регистра управления режимами, второй выход дешифратора адреса подключен к входу Запись-чтение блока памяти команд, первая группа выходов блока памяти команд подключена к четвертой группе информационных входов блока обмена, пятая группа информационных входов которого соединена с группой разрядных выходов с 3 по п-й регистр управления режимами (где ri - разрядность регистра), выходы первого и второго разрядов которого соединены соответственно с инверсным входом второго элемента И, элемента АИИЖ и первым входом первого элемента 4И-ИЛИ, первый, второй и третий выходы блока синхронизации соединены соответственно со стробирую- щим входом блока обмена, синхровхо- дами блока обмена, первым входом второго элемента И элемента 4И-ИЛИ, четвертый выход блока синхронизации соединен с первыми входами третьего и четвертого элементов И и вторым входом первого элемента И элемента 4И- ИЛИ, первый вход дешифратора адреса

соединен с входом начальной установки блока синхронизации, входы пуска и останова которого подключены соответственно к второму выходу дешифратора адреса и выходу элемента 4И-ИЛИ третий, четвертый и пятый выходы дешифратора адреса соединены соответственно с входом разрешения регистра управления режимами, управляющим входом селектора.и управляющим входом блока сопряжения 5 группа информационных выходов блока обмена и группа выходов селектора подключены к группе информационных входов блока сопряжения, группа входов-выходов которого является группой информационных входов-выходов системы,- группа

входов-выходов блока обмена подклю- I

чена к 1 руппе входов-выходов объекта контроля, отличающаяся тем, что , с целью расширения функциональных возможностей за счет обеспечения зацикливания любого участка тест-программы, в устройство введень четыре элемента ИЛИ, пять элементов И, КЗ-.триггер, два D-триггера, два JK-триггера, регистр кода задержки, счетчик задержки, две схемы сравнения, буферньй регистр, мультиплексор, элемент 2И-ИЛИ, первый и второй элементы запрета, второй селектор и счетчик циклов, причем прямой выход RS-триггера соединен с третьим входом элемента 4И-ИЛИ, единичный вход RS-триггера соединен с третьим выходом блока синхронизации, нулевой вход RS-триггера объединен с первьии входами первого, второго и третьего элементов ИЛИ, входами начальной установки регистра кода задержки, буферного регистра, счетчика адреса, блока обмена и подключен к первому выходу дешифратора адреса синхровхода D-триггеров, вход разрешения буферного регистра, первые входы первого и второго элеме тов И- и второй вход второго элемента ИТШ объединены и подключены к четвертому выходу блока синхронизации, Е-входы D-триггеров объединены и подключены к выходу второго элемента ИЛИ, второй вход которого соединен с первым входом второго элемента И и четвертым выходом блока синхронизации D-входы первого и второго D-триггеров подключены к первому и второму информационным выходам блока оперативной памяти, прямые выходы первого и второго D-Tpnr

5

0

5

0

5

0

5.

0

5

геров соединены соответственно с прямым входом первого элемента запрета и первым входом первого элемента И элемента 2И-Ш1И, вторые входы элементов И элемента 2И-ИЛИ и первый прямой вход второго элемента запрета объединены и подключены к первому выходу блока синхронизации, первый вход второго э лемента И элемента 2И-Ш1И объединен с инверсным входом второго элемента запрета и подключен к вгзгходу первого элемента запрета, второй прямой вход и выход второго элемента запрета соединены соответственно с инверсным выходом второго В-триггера и первым входом третьего элемента ИЛИ, второй вход которого соединен с шестым выходом дешифратора адреса, выход третьего элемента ШМ соединен со счетным входом счетчика адреса, группа информационных входов которого подключена к группе выходов м ультиплексора, первая и вторая группы информационных входов которого подключены соответственно к. первой группе выходов блока сопряжения и группе выходов буферного регистра,, первый и второй управляющие входы мультиплексора соединены соответственно с седьмым выходом дешифратора адреса и выходом элемента 2И-ИЛИ, группы информационных выходов регистра кода задержки и буферного регистра подключены соответственно к второй и третьей группам информационных выходов блока памяти команд, вход разрешения регистра кода задержки объединен с J-входом первого JK-триггера и синхровходом блока обмена и подключен к второму выходу блока синхронизации, пятый выход которого подключен к первому входу третьего элемента И, второй вход и выход которого подключены соответственно к прямому зы.ходу первого JK- триггера и счетному входу счетчика задержки, вход сброса которого объединен с К-входом, первого JK-триггера и подключен к выходу первого элемента ИЛИ, второй вход которого соединен с вькОдом равенства первой схемы сравнения, первая и вторая группы информационных входов которой соединены соответственно с группами выходов регистра кода задержки и счетчика задержки, J-вход первого JK-триггера соединен с инверсным выходом равенства второй схемы

15

сравнения, первая и вторая группы информационных входов которой подключены соответственно к группе выходов регистра кода задержки и шине нулевого потенциала системы, второй вход второго элемента И и инверсный вход второго элемента запрета объединены и подключены к выходу переполнения счетчика циклов, вход разрешения и информационный вход которого подключены соответственно к выходу пятого элемента И и выходу второго селектора, группа информационных входов которого соединена с четвертой группой информационных выходов блока памяти команд, первый ЗШравляющий вход второго селектора объединен с J-входом второго JK-триг гера и подключен к инверсному выходу второго JK-триггера, второй-управляющий вход второго селектора соединен с первым входом пятого элемента И, второй вход которого соединен с прямым выходом второго JK-триггера, синхровход которого соединен с первым входом пятого элемента И и

-fO

278857 16

с выходом первого элемента И, второй вход которого соединен с вторым информационным выходом блока памяти команд, нулевой вход второго JK-триг- .J5 гера объединен с входом сброса счетчика циклов и подключен к выходу четвертого элемента ИЛИ, второй вход которого подключен к выходу второго элемента -И, первый и второй выходы блока обмена соединены соответственно с вторыми входами третьего и четвертого элементов И элемента 4И-ИЛИ, второй прямой вход второго элемента И элемента 4И-ИЛИ соединен с третьим информационным выходом блока памяти команд, инверсный выход первого JK- триггера соединен с входом блокировки блока синхронизации, первый вход четвертого элемента И соединен с четвертым выходом блока памяти команд, второй вход - с третьим выходом блока синхронизации, а выход - с клеммой синхронизации, К-входы первого и второго JK-триггеров подключены к шине нулевого потенциала.

J5

20

25

гоиппа

38

ад

-

42

РГГ

rJ

J6

39

3

ПиПЕ Ь

if6

ifO

т

7

Изобретение относится к универсальным системам контроля в области цифровой техники и может быть использовано для контроля сложных цифровых устройств типа блоков управления, синхронизаторов, памяти и т.п. В автоматизированной системе --тестового контроля (АСТЕК) возможно динамическое (т.е. в каждом наборе теста) изменение времени задержки опроса, что позволяет автоматически контролировать временные параметры исследуемых объектов. В частности возможен контроль такого класса цифровых устройств как синхронизаторы. Бозмол(яо также повторение любого участка теста заданное количество раз. Это позволяет значительно сократить длину тест-программы при контроле регулярных структур, например, типа блоков памяти. Обе эти особенности позволяют формировать и контролировать сложные временные диаграммы, т.е. осуществлять контроль не только потенциальных, но и импульсных сигналов. Необходимо отметить,. что изменение времени задержки опроса не нарушает естественного темпа обмена информацией между объектом контроля и АСТЕКом. Система содержит блок памяти команд, дешифратор адреса, блок синхронизации, элементы 2И-ИЛИ, 4И- ИЛИ, два селектора, счетчик адреса, блок обмена, блок сопряжения, ре- гистр управления режимами, пять триггеров, четыре элемента ИЛИ, пять элементов И, регистр кода задержки, счетчик задержки, две схемы сравнения, буферный регистр, мультиплексор, счетчик циклов, два элемента запрета. 5 ил. -4 сд

.

|с§ Зэ О

1

.2

3-й e uidfi

Ч-и вмд

1-й вход

Л. Останов РИ

5-и Sbfxoif

2-й выход

-й Выход

3-й SuxoS

Ц-й Выход

Фиг.З

даюйда 3-й 6xoS

I

vf

JS

J-ивхад 2-v вход

iKod

шлги

J/ПР

Останов

шт

К сЗIfK.

„

Плск ЛО

я

/j

Составитель И.Сафронова Редактор Н,Тупица Техред Л.оОлейкшс Корректор И.Эрдейи

Заказ 6840/48 Тираж 671Подписное

ВНИИПЙ Государственно комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г,Ужгород,ул.Проектная,4

Jl

.J

Ф(4г.5