Устройство для запоминания состояний процессора Советский патент 1986 года по МПК G06F11/28 

Изобретение относится к вычислительной технике и предназначено для запоминания и подсчета состояний процессора при исследовании и отладке программ..

Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения подсчета числа состояний процессора..

На фиг.1 приведена структурная схема устройства; на фиг,2 - таблица функционирования первого дешифратора и структура регистра управления; на фиг.З - таблица функционирования счетчика состояний.

Устройство для запоминания состояний процессора (фиг.1) содержит регистр 1 управления, счетчик 2 адресов, первый коммутатор 3 данных, первый дешифратор 4, коммутатор 5 адресов, пятый 6, шестой 7, седьмой 8, восьмой 9, третий 10, четвертый 11, девятый 12, десятьш 13, одиннадцатый 14, второй 15., тринадцатый 16, первый 17 и двенадцатый 18 элементы И, первый 19, второй 20, третий 21, четвертый 22 и пятый 23 элементы ИЛИ блок 24 памяти, второй дешифратор 25 счетчик 26 состояний, третий дешифратор 27, регистр 28 данных, второй коммутатор 29 данных, триггер 30 запроса, входы 31-39, выходы 40-42.

Регистр 1 управления предназначен для хранения управляющей информации, счетчик 2 адресов - для формирования адресов обращения к блоку 24 памяти.

Первый коммутатор 3 данных используется для выбора информации, которая либо запоминается в блоке 24 памяти (в режиме запоминания состоя НИИ), либо используется в качестве адреса блока памяти (в режиме подсчета состояний).

Первый дешифратор 4 необходим для выработки управляющих сигналов в зависимости от управляющей информации, находящейся в регистре 1 управления.

Коммутатор 5 адреса предназначен для выбора информации об адресах обращения к блоку 24 памяти либо с выхода счетчика 2 адресов (в режиме запоминания состояний или чтения), либо с выхода первого коммутатора 3 данных (в режиме подсчета состояний) .

Пятый элемент И 6 используется для формирования сигнала записи в блок 24 памяти (в режиме запомина

, ,

fO

15

20

25

30

35

40

45

50

55

ния состояний) с частотой выполнения микрокоманд в том случае, если возбужден пятый выход первого дешифратора 4 .

Шестой элемент И 7 необходим для формирования сигнала записи в блок 24 памяти (в режиме запоминания состояний) с частотой выполнения команд, если активен шестой выход первого дешифратора 4.

Седьмой 8 и восьмой 9 элементы И соответственно предназначены для формирования сигналов записи в блок 24 памяти (в режиме подсчета состояний) с частотой выполнения микроко- команд и команд. Седьмой элемент И 8 открыт для прохождения синхросигналов, если возбужден седьмой выход первого дешифратора 4, а восьмой элемент И 9 формирует сигнал записи в блок 24 памяти, если активен восьмой выход первого дешифратора 4.

Третий 10 и четвертый 11 элементы И соответственно предназначены для формирования стробов счетчика 2 адресов (в режиме запоминания состояний) с частотой выполнения микрокоманд и команд.

Третий элемент И 10 формирует строб счетчика 2 адресов, если возбужден пятьш выход первого дешифратора 4, а четвертый элемент И 11 формирует строб счетчика 2 адресов, если возбужден шестой выход первого дешифратора 4.

Девятый 12 и десятый 13 элементы И предназначены соответственно для формирования стробов регистра 28 данных (в режиме подсчета состояний) с частотой выполнения микрокоманд и команд. Девятый элемент И 12 формирует строб регистра 28 данных, если активен седьмой выход первого дешифратора 4, а десятый элемент И 13 формирует строб регистра 28 данных, если, возбужден восьмой выход первого дешифратора 4.

Одиннадцатый элемент И 14 необходим для формирования строба счетчика 2 адресов (в режиме чтения), если активен одиннадцатый выход первого дешифратора 4.

Второй элемент И 5 предназначен для формирования запроса на останов син- |Хронизации процессора в режиме запо- минания состояний, если активен тре- тий выход первого дешифратора 4.

3

Тринадцатый элемент И 16 необходим для формирования запроса на останов синхронизации процессора (в режиме подсчета состояний), если вобужден тринадцатый выход первого дешифратора 4.

Первый элемент И 17 предназначен для формирования (в режиме запоминания состояний) сигнала установки тригера 30 запроса, а также режима счи тьшания из блока 24 памяти в регистре 1 управления, если возбужден второй выход первого дешифратора 4.

Двенадцатый элемент И 18 необходим для формирования (в режиме подсчета состояний) сигнала установки триггера 30 запроса, а также режима считывания и з блока 24 памяти в регистре 1 управления, если активен двенадцатьй выход первого дешифратора 4.

Первый элемент ИЛИ 19 предназначен для формирования общего сигнала .записи в блок 24 памяти, второй элемент ИЛИ 20 - для формирования общего строба счетчика 2 адресов, трети элемент ИЛИ 21 - для формирования общего строба регистра 28 данных, четвертый элемент ИЛИ 22 - для формрования общего запроса на останов синхронизации процессора, пятый элемент ИЛИ 23 - для формирования общего сигнала установки триггера 30 запроса и режима считывания в регистре Г управления.

Блок 24 памяти предназначен для запоминания, хранения и считывания информации, поступающей с выхода втрого коммутатора 29 данных, второй дешифратор 25 - для выработки сигнала, участвующего в формировании запроса на останов синхронизации процессора или на обработку информации в режиме запоминания состояний.

Счетчик 26 состояний необходим для наращивания на единицу содержимого считанной из блока 24 памяти ячейки в режиме подсчета состояний.

Третий дешифратор 27 предназна,- чен для выработки сигнала участвующего в формировании запроса на останов синхронизации процессора или на обработку информации (в режиме подсчета состояний).

Регистр 28 данных необходим для запоминания и временного хранения (в режиме .подсчета состояний) резул5

t5

0

выполненной счетчи20

25

30

35

0

5

0

5

тата операции, ком 26.

Второй коммутатор 29 данных пред назначен для коммутации информации, записываемой в блок 24 памяти, либо с выхода регистра 28 данных (в режиме подсчета состояний), либо с выхода первого коммутатора 3 данных (в режиме запоминания состояний).

Триггер 30 запроса предназначен для формирования запроса на обработку информации, запомненной в блоке 24 памяти.

Вход 31 устройства используется для приема информации, предназначенной для записи или адресации блока 24 памяти. Этой информацией может быть поле из регистра микрокоманд, адрес микрокоманды, результат выполнения операций, адрес команды, код операции, код причины прерывания, например, код программного прерывания по отсутствию страницы и т.д.Вход 32 устройства предназначен для сброса счетчика 2 адресов в начальное состояние одновременно с записью в регистр 1 управления управляющей информации по первому 33 входу устройства.

Вход 33 устройства необходим для записи в регисто I управления управляющей информации, определяющей режим работы устройства, выбор записываемой в блок 24 памяти информации и реакцию процессора на заполнение блока 24 памяти.

Вход 34 устройства предназначен для приема синхросигнала, формирующего строб записи в блок 24 памяти (в режиме запоминания состояний) или строб регистра 28 данных (в режиме подсчета состояний). Синхросигнал на вход 34 устройства поступает из процессора один раз за время вьшолнения каждой микрокоманды и пропускается соответственно через пятый элемент И 6 или девятый элемент И 12 в тех случаях, когда необходимо производить запись или подсчитывать состояние в каждой микрокоманде.

Вход 35 устройства используется для приема синхросигнала, формирующего строб записи в блок 24 памяти (в режиме запоминания состояния) или строб регистра 28 данных (в режиме подсчета состояний). Синхросигнал на вход 35 устройства поступает из про- neccoDa один раз за время выполнения

каждой команды и пропускается соответственно через шестой элемент И 7 или десятый элемент И .13 в тех случаях, когда необходимо производить запись или подсчитать состояние в каждой команде.

Вход 36 устройства предназначен для приема синхросигнала, формирующего строб счетчика 2 адресов (в режиме запоминания состояний) или стро записи в блок 24 памяти (в режиме подсчета состояний). Синхросигнал на вход 36 устройства поступает из процессора один раз за время выполнения каждой микрокоманды и пропускается соответственно через третий элемент И 10 или седьмой элемент И 8 в тех случаях, если необходимо производить запись или подсчитать состояния в каждой микрокоманде.

Вход 37 устройства необходим для приема синхросигнала5 формирующего строб счетчика 2 адресов (в режиме запоминания состояний) или строб записи в блок 24 памяти (в режиме под- счета состояний). Синхросигнал на вход 37 устройства пост пает из процессора один раз за время выполнения каждой команды и пропускается соответственно через четвертый элемент И 1 или восьмой элемент И 9 в тех случаях, когда необходимо производить запись состояния или подсчитать . состояния в каждой команде.

Вход 38 устройства предназначен для приема синхросигналов, формирующих строб счетчика 2 адресов, в режиме чтения блока 24 памяти, вход .39 устройства - для сброса триггера 30 запроса после того, как процессор кончил считывание информации из блока 24 памяти.

Выход 40 устройства используется для выдачи из блока 24 памяти информации в процессор в режиме считыва

ния, выход 41 устройства - для выдачи в процессор запроса на останов синхронизации процессора после заполнения блока памяти (в режиме запоминания) или ячейки блока памяти (в режиме подсчета состояний), если установлен соответствующий режим в регистре 1 управления.

Выход 42 устройства предназначен для выдачи в процессор запроса на обработку информации, запомненной в блоке 24 памяти, если установлен соответствующий режим в регистре 1 управления .

5

0

5

0

5

0

5

0

5

Устройство работает следуюп им образом.

Перед началом работы в регистр 1 управления по входу 33 устройства устанавливается управляющая информация. Регистр управления содержит ряд полей (фиг.2). Первый бит - режим работы: 1 - запоминание состояний; О - подсчет состояний. Второй бит- определение частоты записи в блок 24 памяти: 1 - запись с частотой поступления микрокоманды; О - запись с частотой поступления команды. Третий бит - режим работы блока 24 памяти: 1 - запись в блок 24 памяти; О - чтение из блока 24 памяти. Четвертый бит - маска установки запроса в процессор по заполнению блока 24 памяти. Пятый бит - маска останова синхронизации процессора по заполнению блока 24 памяти.

Биты поля управления первым коммутатором данных. Разрядность поля управления первым коммутатором данных определяется числом источников, состояние которых требуется регистрировать. Так, например, если число источников 2, то разрядность поля управления первым коммутатором данных составляет га разрядов.

Устройство может работать в режиме запоминания состояний, в режиме подсчета состояний и в режиме чтения блока 24 памяти.

В режиме запоминания состояний устройство работает следующим образом. Одновременно с занесением управляющей информации в регистр 1 управления по входу 32 устройства счетчик 2 адресов сбрасывается в О и после этого увеличивает свое значение на единицу при поступлении каждого синхроимпульса.

Выработку управляющих импульсов, обеспечивающих работу устройства, осуществляет первый дешифратор 4, функционирование которого описывается таблицей (фиг.2). В таблице не описана функция дешифрации поля управления первым коммутатором данных ввиду ее простоты, так как эта функция представляет собой выбор одного из 2 источников, т.е. реализация ее - обычный дешифратор.

Первый дешифратор 4 может быть реализован в соответствии с табли- цей (фиг.2) любым из известных способов, например, в виде комбинацион7

ной схемы, с использованием ПЗУ и т.д.

Информация для записи в блок 24 памяти передается через первый коммутатор 3 данных. Выбором передаваемой информации управляет первый дешифратор 4 путем дешифрации поля управления первым коммутатором данных регистра 1 управления. На первый коммутатор 3 информация поступает с входа 31 устройства. Адрес записи в блок 24 памяти поступает с выхода счетчика 2 адресов через коммутатор 5, так как возбужден десятый выход первого дешифратора 4. Информация о состоянии процессора поступает с выхода первого коммутатора 3 данных через второй коммутатор 39 данных на информационный вход блока 24 памяти, так как девятьй выход первого дешифратора 4 находится в нулевом состоянии.

Частота записи в блок 24 памяти, а следовательно, и частота изменения счетчика 2 адресов определяется по дешифрации второго бита регистра 1 управления первым дешифратором 4.. Если необходимо производить запоминание состояния один раз за микрокоманду, то устанавливается в единичное состояние пятый выход первого дешифратора 4, разрешая .прохождение синхроимпульсов с входа 34 устройства через элемент И 6 и элемент ИЛИ 19 доя формирования сигнала записи в блок 24 памяти, и с входа 36 устройства через элемент И 10 и элемент ИЛИ 20 для формирования строба счетчика 2 адресов. В режиме запоминания состояний счетчик 2 адресов изменяет своей значение на +1 при поступлении каждого синхроимпульса. Если необходимо производить запоминание состояния один раз за команду, то активизируется шестой выход первого дешифратора 4 и разрешается прохождение синхроимпульсов с входа 35 устройства через элемент И 7 и элемент ИЛИ

19для формирования сигнала записи в

блок 24 памяти и с входа 37 устройства через элемент И 11 и элемент ИЛИ

20для формирования строба счетчика 2 адресов.

Если в четвертом и пятом битах регистра 1 управления не задана реакция процессора на заполнение блока 24 памяти, то после максимального значения адреса записи в счетчике 2

2788588

адресов формируется нулевой адрес обращения к блок-у 24 памяти и продолжается работа устройства.

Если в регистре управления акти- 5 визирован пятый бит, т.е. задан останов синхронизации процессора по заполнению блока 24 памяти, то второй дешифратор 25 по максимальному значению счетчика 2 адресов, вырабаты- 0 вает сигнал, поступающий через элемент И 15. и элемент ИЛИ 22 на выход 41 устройства.

Если в регистре 1 управления установлен четвертый бит, т.е. задан 5 режим однократного заполнения блока 24 памяти с формированием запроса в процессор, то второй дешифратор 25 по максимальному значению счетчика 2 адресов вырабатывает сигнал, который, 20 пройдя через элемент И 17 и элемент И 23, устанавливает в единичное состояние триггер 30 запроса. С выхода триггера 30 запроса запрос на обработку информации, запомненной в бло- ке 24 памяти, поступает на выход 42 устройства. Кроме того, сигнал с выхода элемента ИЛИ 23 устанавливает в регистре 1 управления режим чтения блока 24 памяти.

В режиме подсчета состояний устройство работает следующим образом. Информация дпя адресации блока 24 памяти передается через первый коммутатор 3 данных. Выбором передавае- 35 мой информации управляет первый дешифратор 4 путем дешифрации поля управления первым коммутатором данных регистра 1 управления. На первый коммутатор 3 данных информация пос- тупает с входа 31 устройства. Информация с выхода первого коммутатора 3 данных через коммутатор 5 адреса поступает на адресный вход блока 24 памяти, так как десятый выход перво- го дешифратора 4 находится в нулевом состоянии. Далее происходит считывание ячейки блока 24 памяти (в исходном состоянии блока 24 памяти обнулен) . Считанная ячейка, адрес кото- рой соответствует состоянию процессора, поступившему на адресный вход блока 24 памяти,передается на вход счетчика 26. Последний осуществляет наращивание на единицу содержимого 5-5 ячейки блока 24 памяти (таблица функционирования счетчика 26 приведена на фиг.З), после чего результат суммирования на счетчике 26 запоминает91

ся в регистре 28 . Так как девятый выход первого дешифратора 4 находится в единичном состоянии, то информация из регистра 28 данных через второй коммутатор 29 данных передается на информационный вход блока 24 памяти для записи ее в ту же ячейку, которая промодифицирована счетчиком 26.

Таким образом, в каждой ячейке блока 24 памяти находится число состояний процессора, соответствующее адресу этой ячейки блока 24 памяти. Частота записи в регистр 28 данных, а следовательно, и частота записи в блок 24 памяти, определяется по дешифрации второго бита регистра 1 управления первым дешифратором 4. Если необходимо производить подсчет состояний один раз за микрокоманду, то седьмой выход первого дешифратора 4 устанавливается в I и разрешает прохождение синхроимпульсов с входа 34 устройства через девятый элемент И 12 и третий элемент ИЛИ 21 дпя формирования строба регистра 28 данных, и с входа 36 устройства через седьмой элемент И 8 и первый элемент ИЛИ 19 для формирования сигнала записи в блок 24 памяти. Если необходимо производить подсчет-состояний один раз за команду, то восьмой выход первого дешифратора 4 устанавливается в 1 и разрешает прохождение синхроимпульсов с входа 35 устройства через десятый элемент И 13 и третий элемент ИЛИ 21 для формирования строба регистра 28 данных и с входа 37 устройства через элемент И 9 и элемент ИЛИ 19 для формирования сигнала записи в блок 24 памяти.

Если в четвертом и пятом битах регистра 1 управления не задана реакция процессора на заполнение ячейки блока 24 памяти, то после максимального значения содержимого ячейки блока 24 памяти осуществляется ее обнуление и продолжается работа устройства.

Если в регистре 1 управления ус- |тановлен в единичное состояние пятый ,бит, т.е. задан останов синхрониза- ции процессора по заполнению ячейки блока 24 памяти,то третий дешифратор 27 по максимальному значению ячейки блока 24 памяти вырабатывает сигнал,постулающий через элемент И 16 и элемент ИЛИ 22 на выход 41 устройства

58 . О

: Если в регистр 1 управления установлен четвертый бит, т.е. задан режим с формированием запроса в процессор, то третий девшфратор 27 по максимальному значению ячейки блока 24 памяти вырабатывает сигнал, который, пройдя через элемент И 18 и элемент ИЛИ 23, устанавливает в единичное состояние триггер 30 запроса. .С выхода триггера 30 запроса на обработку информации поступает на выход 42 устройства. Кроме того, сигнал с выхода элемента ИЛИ 23 устанавливает в регистре 1 управления режим чтения блока 24 памяти.

В режиме счцтьшания устройство работает следующим образом. Первый дешифратор 4 при дешифрации режима считывания устанавливает в счетчике 2 адресов режим вычитания, т,е, при каждом синхроимпульсе счетчик 2 адресов изменяет свое состояние . Кроме того, одиннадцатый выход первого дешифратора 4 установлен в единичное состояние и, таким образом, синхроимпульсы, поступающие в режиме чтения с входа 38 устройства через элемент И 4 и второй элемент ИЛИ 20, формируют строб счетчика 2 адресов. , Считанная из блокг 24 памяти информация поступает на выход 40 устройства . По окончании считывания информации из блока 24 памяти по входу 39 устройства поступает сигнал, сбрасывающий триггер 30 запроса.

В современных информационно-вычи- слительных системах, автоматизированных системах управления и вычислительных центрах большое внимание

уделяется вопросам эффективного использования вычислительных средств., Для этого осуществляется сбор экспериментальных данных на действующих установках с помощью программных методов регистрации, накопления, обобщения и вывода статистических данных. Использование для этих целей аппаратурных средств исключает неизбежные при программном методе затраты машинного времени,, что повышает производительность вычислительной системы и обеспечивает возможность проведения регистрации и получения статистических данных, не искажая характеристик измеряемого вычислительного процесса.

Формула изобретения Устройство для запоминания состояний процессора, содержащее регистр

11

управления, счетчик адресов, первый коммутатор данных, первый дешифратор, второй дешифратор, первый, второй, третий, четвертый, пятый и шестой элементы И, первый и второй элементы ИЛИ, блок памяти и триггер запроса, причем первый управляющий вход устройства соединен с информационным входом регистра управления , информационный выход которого соеди- нен с входом первого дешифратора, первый, второй, третий, четвертьш, пятый и шестой выходы первого дешифратора соединены соответственно с управляющим входом первого коммутатора данных, с первыми входами перво го, второго элементов И, с входом сложения счетчика адреса, с первыми входами третьего и четвертого элемен тов И, пятый и шестой выходы дешифра тора соединены с nepBbnvm входами соответственно пятого и шестого элементов И, выходы которых соединены соответственно с первым и вторым вхо дами первого элемента ИЛИ, выход пер вого элемента ИЛИ соединен с входом записи блока памяти, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым вхо дами второго элемента ИЛИ выход которого соединен с счетным входом счетчика адреса, первый вход начальной установки устройства соединен с входом установки нуля счетчика адреса, .информационный выход которого соединен с входом второго дешифратора, выход которого соединен с вторыми входами первого и второго элементов И, вход признака микрокоманды, вход признака команды, первый тактовый вход и вход признака записи устройства соединены с вторьши входами соответственно третьего, четвертого, пятого и шестого элементов И, второй вход начальной установки устройства соединен с нулевым входом триггера запроса, выход которого является выходом запроса прерывания устройства, выход состояния процессора соединен с первым информационным входом первого коммутатора данных, информационный выход блока памяти является информационным выходом устройства, о т- личаюшее ся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения подсчета числа состояний процессора, в устройство введены коммутатор адреса и второй коммутатор

278858 . 12

данных, седьмой, восььюй, девят |й, десятый, одиннадцатый, двеигщцптый и тринадцатый элементы И, третий, четвертый и пятый элементы ILFIM, счетчик результата, третий дешифратор и регистр данных, причем седьмой и восьмой выходы первого дешифратора соединены с первыми входами соответственно седьмого и восьмого элеменJQ тов И, выходы которых соединены соответственно с третьими и четвертыми входами первого элемента ИЛИ, тактовый вход, вход записи и вход чтения устройства соединены с первыми

15 входа ми соответственно, девятого, де- .сятогр и одиннадцатого элементов И, выходы которых соединены соответственно с первым и вторым входами третьего элемента ИЛИ и с третьим 20 входом второго элемента ИЛИ, седьмой, восьмой, девятый, десятый, одиннадца- тьш, двенадцатый и тринадцатый выходы первого дешифратора соединены соответственно с вторым входом девято25 го элемента И, с вторым входом десятого элемента И, с управляющим входом второго коммутатора данных, с управляющим входом коммутатора адреса, с вторым входом одиннадцатого элемен30 та И, с первыми входами двенадцатого и тринадцатого элементов И, входы признака микрокоманды и команды устройства соединены с вторыми входами соответственно седьмого и восьмого

25 элементов И, информационный выход блока памяти соединен с счетным входом счетчика состояний и входом третьего дешифратора, выход которого соединен с.вторыми входами двенад40 , цатого и тринадцатого элементов И, выходы второго,тринадцатого,первого и двенадцатого элементов И соединены соответственно с первым входом четвертого элемента ШШ,с вторым входом

5 четвертого элемента ИЛИ, с первым входом пятого элемента ИЛИ,с вторым входом пятого элемента ИЛИ,выход которого соединен с единичным входом триггера запроса и входом установки режима

50 чтения регистра управления, информационные выходы счетчика адреса и первого коммутатора данных соединены соответственно с первым и вторым информационными входами KOMNryTaTOpa адре55 са, выход которого соединен с адрес- HbiM входом блока памяти, информационный выход первого коммутатора данных соединен с первым информационным входом второго коммутатора данных.

выход -которого соединен с информационным входом блока памяти, выход, счетчика состояний соединен с информационным входом регистра данных, выход которого соединен с вторым вхо- дом второго коммутатора данных, выходы третьего и етвертого элементов ИЛИ соединены соответственн( с входом записи регистра данных и с выходом окончания запоминания . блока памяти устройст - ва.

поле ипраВления перВым KOMMUfrtdmoPOMbajjHbix

Редактор Н.Тупица

Составитель И.Сигалов

Техред Л.Олейник Корректор В-Бутяга

Заказ 6840/48 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г.Ужгород,ул.Проектная,4

Фмг.З

Изобретение относится к вычислительной технике и предназначено для запоминания и подсчета состояний процессора. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения возможности подсчета состояний процессора, а также за счет обеспечения возможности информировать процесicop о заполнении ячейки блока памяти с целью обработки информации блока памяти процессором или для останова . синхронизации процессора. Устройство для запоминания и подсчета состояний процессора содержит регистр управления, счетчик адресов, первый коммутатор данных, первый дешифратор,второй дешифратор, первый, второй, третий, четвертьй, пятый, шестой элементы И, первый и второй элементы ИЛИ, блок памяти, триггер запроса.- Сущность изобретения заключается в том, что по дешифрации управляющей информации, хранящейся в регистре управления, в ячейках блока памяти производится подсчет состояний процесса, причем состояние процессора соответствует адресу ячейки блока памяти, а по дешифрации содержимого ячейки блока памяти и управляющей информации, хранящейся в регистре управления, производится информирование процессора с целью дальнейшей обработки информации или останова синхронизации процессора. С зтой целью устройство дополнительно содержит коммутатор адреса, седьмой, воесьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И, третий, четвертый, пятый элементы ИЛИ, j счетчик результата, третий дешифра- тор, регистр данных, второй коммутатор данных. 3 ил. (Л Is5 00 00 ел 00