Устройство для отладки программно-аппаратных блоков Советский патент 1987 года по МПК G06F11/28 

Изобретение относится к вычислительной технике и может быть использовано при разработке микроконтроллеров, микроэвм и других средств вычислительной техники на основе однокристальных микропроцессоров (МП).

Цель изобретения- повышение точности отладки.

На фиг. 1 и фиг. 2 приведена схема устройства для отладки программно аппаратных блоков.

Устройство состоит из блока 1 постоянной памяти, информационные выходы которого через двухстороннюю магистраль соединены с информационными выходами элементов И группы 2, с первыми входами элементов li группы 3, с информационными входами ре- 1 истра t, с пыходами элементов И групп 5 и 6, с первыми информационными входами блока 7 оперативной памяти, с информационными входами 8- 11 регистров, с информационными входами блока 12 оперативной памяти отлаживаемых программ, с выходами элементов И групп 13 и 14, с информационными входами первого сравниваемого слова блоков 15 и 16 сравнения, с первыми входами элементов И группы 17, с информационными входами-выходами 18 устройства, с первыми информационными входами мультиплексора 19 первые младшие разряды информационных входов-выходов 18 устройства соединены соответственно с информационными входами блоков 20 и 21 одноразрядной памяти, адресные входы 22 устройства соединены с адресными входам блока 1 постоянной памяти, блока 12 оперативной памяти отлаживаемых программ, с вторыми информационными входами блока 7 оперативной памяти, с информационными входами дешифраторов 23-26, с информационными входами первого сравнивгтемого слова блоков 27 и 28 сравнения, с первыми входами элементов И групп 29 и 30, с прямыми входами элемента И 31, с вторыми информационными входами мультиплексора 19, вход 32 обращения устройства соединен с первым входом первого элемента элементов И групп 33 и 34, с первыми инверсными управляющими входами дешифраторов 23-26, с входом обращения блока 1 постоянной памяти, с инверсным входом элементов И 31 и 35, с первым прям1лм входом элементов И 36-38, с П1иерс}1ым входом элемен

5

0

та И 39, вход 40 чтения устройства соединен с первым входом второго элемента элементов И групи 33 и 34, с входом чтения блока 1 постоянной памяти, с вторым управляющим входом дешифраторов 23 и 26, с вторым инверсным входом элемента И 38, с инверсным входом элемента И 41, с первым инвер сным входом элемента ИЛИ 42 и 43, с первым прямым входом элемента ИЛИ 44, с инверсным входом элемента И 45,вход 46 записи устройств подключен к первому входу третьего элемента элементов И групп 33 и 34, к вторым управляющим входам дешифраторов 24 и 25, к инверсному входу элементов И 47- 49, к второму инверсному входу элемента ИЛИ 42, к второму инверсному входу элемента И 37 и элемента ИЛИ 43, к второму прямому входу элемента ИЛИ 44, вход 50 начальной установки устройства подключен к первому входу элемента ИЛИ 51, второй вход 5 которого соединен с выходом одновиб- ратора 52, а выход соединен с входом начальной установки рех истра 4, счетчика 53, триггера 54, первым прямым входом элемента ИЛИ 55-58 и с выходом 59 начальной установки устройства, первый и второй тактирующие выходы которого подключены к соответствующим выходам генератора 60, второй тактирующий выход которого соединен также с первым входом элемента И 61, второй вход которого подключен к единичному выходу триггера 62, а выход - к счетному входу счетчика 53, информационные входы которого соединены с выходами регистра 4,вход занесения информации которого подключен к первому прямому входу элемента Ш1И 63 и к выходу элемента И 48,прямой вход которого соединен с выходом элемента И 31, выход переполнения счетчика 53 соединен с вторыми входами элементов ИЛИ 58 и 63, а вход записи информации - с выходом элемента ШШ 63, выход элемента ИЛИ 58 соединен с входом начальной установки триггера 62, информационный вход которого через резистор подключен к потенциалу единичного уровня, а тактирующий вход - к выходу элемента ИЛИ 64, первый вход которого соединен с входом записи блока 12 оперативной памяти отлаживаемых программ, с выходом элемента И 37, третий прямой вход которого соединен с третьим

0

5

0

5

0

5

прямым входом элемента И 38, с прямым входом элемента И 39, с третьим инверсным управляющим входом дешифратора 23, с первым инверсным управляющим входом дешифратора 65, с выходом элемента ИЛИ 66, выход элемента И 38 соединен с вторым прямым входом элемента ИЛИ 64, с входом чтения блока 12 оперативной памяти отлаживаемых программ, с первыми входами элементов И группы 13, вторые входы которой соединены с информационными выходами блока 12 оперативной памяти отлаживаемых программ, выход дешифратора 65 соединен с входом занесения информации регистра 67, выходы которого подключены к первым входам элементов И группы 5, вторые входы ко- 1торых соединены с выходом дешифратора 23, выходы мультиплексора 19 соединены с адресными входами блоков 20 и 21 одноразрядной памяти, а управляющий инверсный вход мультиплексора 19 соединен с входами записи информации блоков 20 и 21 одноразрядной памяти, с вторыми инверсными входами элементов И 35 и 36, с выходом дешифратора 24, третий инверсный управляющий вход которого соединен с управляющим входом блока 1 постоянной памяти, с третьим инверсным управляющим входом дешифратора 26, с прямым выходом триггера 54, выходы элементов И 35 и 36 подключены соответственно к входам чтения блоков 20 и 21 одноразрядной памяти, третьи прямые входы элементов И 35 и 36 подключены к выходу элемента ИЛИ 42, информационные входы-выходы 68 устройства соединены с информационными входами регистра 67, с первыми входами элементов И группы 2, с выходами эле- ментов И группы 3, вторые входы которых соединены с выходом элемента И 49, прямой вход которого соединен с прямым входом элемента И 41, с вторыми входами элементов И групп 34 и 29, с первым входом элемента И 69, с вы- ходОм элемента И 39, выход элемента И 41 соединен с вторыми входами элементов И группы 2, выходы элементов И группы 29 соединены с информационными входами дешифратора 65 и с адресными входами-выходами 70 устройства, входы-выходы обращения 71 и записи 72 устройства соединены соответственно с вторым и третьим инверсными управляющими входами дешифрато0

5

0

5

0

5

0

5

0

5

ра 65, с выходами первого и третьего элементов И группы 34, выход второго элемента И группы 34 подключен к выходу 73 чтения устройства, вход 74 готовности устройства соединен с вторым входом элемента И 69, выход которого подключен к первому входу элемента ИЛИ 75, второй и третий входы которого подключены соответственно к инверсному выходу триггера 62 и к выходу элемента И 76, первый вход которого соединен с входом 77 готовности устройства, второй вход элемента И 76 соединен с вторыми входами элементов И группы 30 и 33, с прямыми входами элементов И 45 и 47 и с выходом элемента ИЛИ 78, первый инверсный вход которого соединен с первым прямым входом элемента ИЛИ 66 и с выходом блока 20 одноразрядной памяти, выход блока 21 одноразрядной памяти соединен с вторым прямым входом элемента ИЛИ 66 и с вторым инверсным входом элемента ИЛИ 78, выходы дешифратора 25 соединены соответственно с входами занесения информации регистров 8-11, выходы которых соединены соответственно с информационными входами второго сравниваемого слова блоков 27, 15, 16 и 28 сравнения, выходы которых соединены соответственно с планирующими входами триггеров 79-82, информационные входы которых подключены через резистор к потенциалу высокого уровня, входы начальной установки этих триггеров подключены к выходу элемента ИЛИ 57, второй вход которого соединен с выходом одновибратора 83, вход которого соединен с выходом элемента ИЛИ 44, прямые выходы триггеров 79 и 80 соединены соответственно с первым и вторым входами элемента И 84, подключенного своим выходом через одновиб- ратор 85 к единичному входу триггера 54, прямые выходы триггеров 81 и 82 соединены соответственно с первым и вторым входами элемента И 86, выход которого соединен с входом одновибратора 52, выход элемента ИЛИ 43 соединен с первым входом элемента И 87, второй вход которого подключен к третьему управляющему входу дешифратора 26, а выход соединен с первым управляющим входом блока 7 оперативной памяти и с первым входом элемента ИЛИ 88, второй вход которого подключен к выходу переполнения счетчика 89 и к второму входу элемента ИЛИ 56, выход которого подключен к входу начальной установки счетчика 89, информационные выходы которого соединены с управляющими входами мультиплексора 90, выходы которого соеди- нены с первыми входами элементов И группы 6, первая - третья группы информационных выходов блока 7 опера- тивной памяти подключены соответственно к первой - третьей группе информационных входов мультиплексора 90, выход дешифратора 26 соединен со счетным входом счетчика 89, с вторым управляющим входом блока 7 оперативной памяти, с вторыми входами элементов И группы 6, выход элемента 1ШИ 75 соединен с выходом 91 готовности устройства, выход элемента ИЛИ 88 соединен со счетным входом счетчика 92, информационные выходы которого соединены с адресными входами блока 7 оперативной памяти, выход неисполнения счетчика 92 соединен с вторым входом элемента ИЛИ 55, выход которого подключен к входу начальной установки счетчика 92, выход элемента И 47 соединен с вторыми вх одами элементов И группы 17, выходы которых соединены с первыми входами элементов И группы 14 и с информационными входами-выходами 93 устройства адресные выходы 94 устройства соединены с выходами элементов И группы 30, выход элемента И 45 соединен -с вторыми входами элементов И группы 14, выходы обращения 95 и записи 96 устройства соединены с выходами первого и третьего элементов И группы 33, выход второго элемента И которой соединен с выходом 97 чтения устройства.

Устройство работает следующим образом.

Сигнал начальной установки с входа 50 устройства через элемент ИЛИ 51 производит начальную установку счетчиков 92 и 89 (через элементы ИЛИ 55 и 56), триггеров 54, 79, 80, 81 и 82 через элемент ИЛ} 57, регистра 4 и счетчика 53, триггера 62 через элемент ИЛИ 58 и микропроцессора (на фиг, 1 не показано).

Уровень О с прямого выхода триггера 62 через элемент И 61 запрещает передачу тактовых сигналов с второго выхода генератора 60 на синхровход регистра 4. Уровень 1 с инверсного

0

5

0

выхода триггера 62 поступает на вход элемента ИЛИ 75, на двух остальных входах которого присутствует также уровень 1. Сигнал высокого уровня с выхода элемента ИЛИ 75 поступает на вход готовности МП (с выхода 9Т готовности устройства). После начальной установки МП начинает с нулевых адресов обработку программы-монитора, содержащейся в блоке 1 постоянной памяти. В соответствии с этой программой МП находится в цикле ожидания команд, подаваемых с управляющей ЭВМ (на фиг. 1 не показанной). Команда в виде соответствующего кода передается от управляющей ЭВМ по информационным входам-выходам 68 устройства, и при наличии определенного кода адреса на адресных входах-выхо - дах 70 устройства, а также сигналов обращения и записи на соответствующих входах-выходах 71 и 72 устройства запоминаются в регистре 67 при

5 срабатывании дешифратора 65. Микропроцессор в соответствии с выполняемой программой опрашивает этот регистр, выставляя соответствующий код адреса на адресных входах 22 устрой- ройства и сигналы обращения и чтения на соответствующих управляю цих входах 32 и 40 устройства. При этом срабатывает дешифратор 23, сигнал с выхода которого разрешает передачу информации с регистра 67 через элемен ты И группы 5 на информационные входы-выходы 18 устройства. Прочитав КОД из регистра 67, МП переходит к выполнению подпрограммы обработки полученной команды. В соответствии с получаемыми командами МП производит программирование блоков 20 и 21 одноразрядной памяти и регистров 8- 11. Эти операции производятся следующим образом.

На адресных входах 22 устройства МП выставляет код адреса, соответствующий условиям срабатывания одного из дешифраторов 24 или 25, сопровождая его сигналом на входе 32 обращения устройства, а на информационных входах-выходах 18 устройства МП устанавливает необходимые коды, сопровождая их сигналом по входу 46 записи устройства. При наличии указан- ных условий в блоки 20 и 21 одноразрядной памяти и в регистры 8-11 записывается информация, необходимая для отладки микропроцессорного устройст0

0

5

0

5

ва. В блоки 20 и 21 одноразрядной памяти для каждого сегмента памяти и норма ввода-вывода (весь объем адресуемой памяти условно разбивается на сеггенты равного объема) записываются следующие условия: будет ли при отладке использоваться блок 12 оперативной памяти отлаживаемых программ или память отлаживаемого микропроцессорного устройства (ОМУ)| будут ли при отладке использоваться устройства ввода-вывода (УВВ) управляющей ЭВМ или УВВ ОМУ,

В соответствии с этими условиями во время отладки при каждом обращении МП к памяти или УВВ на одном из управляющих выходов элементов ИЛИ 78 или 66 соответственно вырабатывается сигнал уровня 1.

В регистры 8-11 записываются коды условий, по которым отладка должна начаться, а также условия окончания отладки. Б соответствии с этими условиями на единичном выходе триггера 54 вырабатывается сигнал режима. В режиме отладки этим сигналом блокируется блок 1 постоянной памяти, включается блок 7 оперативной памяти (через элемент И 87), этот же сигнал блокирует работу дешифратора 24.

Перейдя в режим отладки, микропроцессор начинает отработку программы, загруженной в блок 12 оперативной памяти отлаживаемых программ, либо находящейся в памяти ОМУ (в зависимости от программирования блоков 20 и 21 одноразрядной памяти). В случае использования блока 12 оперативной памяти отлаживаег 1х программ при передаче информации из МП последний выставляет на адресных входах 22 устройства код адреса обращения к определенной ячейке блока 12 оперативной памяти отлаживаемых программ, а на информационных входах-выходах 18 устройства записываемый код, сопровождая адрес и данные сигналом низкого уровня на управляющем входе 46 записи.устройства. В это же время срабатывают на выставленный адрес блоки 20 и 21 одноразрядной памяти, находящиеся в режиме считывания информации (так как на выходах элементов И 35 и 36 присутствует уровень 1) и на выходе элемента ИЛИ 66 появляется сигнал высокого уровня, разрешающий запись информации в блок 12 оперативной памяти отлаживаемых программ

13488398

через элемент И 37, на оставшихся входах которого присутствуют также

5

0

сигналы, разрешающие его работу.

В случае чтения информации из блока 12 оперативной памяти отлаживаемых программ МП выставляет на адресных входах 22 устройства адрес обращения, сопровождая его сигналом низкого уровня на входе 40 чтения устройства. Этот сигнал поступает на инверсный вход элемента И 38, на оставшихся входах которого присутствуют сигналы высокого уровня. Высокий уровень с выхода элемента И 38 поступает на вход чтения информации блока 12 оперативной памяти отлаживаемых программ и на вторые входы элементов И группы 13, разрешающие передачу информации на информацичэн- ные входы-выходы 18 устройства.

В случае использования памяти ОМУ на выходе ИЛИ 78 вырабатывается сигнал высокого уровня, разрешающий об- 5 мен управляющими, информационными и адресными сигналами МП с памятью ОМУ через элементы И следующих групп 30, 17, 14, 33. Элементы И 37 и 38 при этом блокированы, так как на выходе элемента ИЛИ 66 присутствует уровень О.

Синхронизация работы микропроцессора с памятью или УВВ осуществляется по выходу 91 готовности устройства. При обращениях к памяти последняя устанавливает на выходе элемента ИЛИ 75 (через один из его входов) уровень О. Сигнал этого уровня остается до тех пор, пока память не закончит свой

0

5

внутренний цикл работы (т.е. не произведет запись или чтение информации) . После окончания внутреннего цикла на выходе элемента ИЛИ 75 устанавливается уровень 1. Микропроцессор, обратившись к памяти, приостанавливает свою работу на все то время, в течение которого на выходе 91 готовности устройства остается уровень О.

Программирование времени цикла па- 1ЦЯТИ моделируемого устройства производится следующим образом.

Пусть МП находится в цикле ожидания команд, поступающих от управляющей ЭВМ. Получив команду, МП переходит (в соответствии с программой, содержащейся в блоке 1 постоянной памяти) к реализации подпрограммы ее обработки.

Пусть поступила команда программирования времени цикла памяти. 1уст эта команда размещается в двух словах. Первое слово - код операции прграммирования моделирования времени цикла памяти. Второе слово команды задает время цикла. Микропроцессор, получив эту информацию, устанавливает на адресных входах 22 устройства соответствующий адрес обращения и на информационных входах-выходах 18 устройства код, соответствующий заданному времени цикла памяти, сопровождая коды адреса и данных сиг налами низкого уровня на управляющих входах обращения 32 и записи 46 устройства. Код адреса вместе с уровнем О на входе 32 обращения устройства вызывает уровень 1 на выходе элемента И 31, который подготавливает прямой вход элемента И 48. Сигнал низкого уровня на входе 46 записи устройства воздействует на инверсный вход элемента И 48 - сигнал высокого уровня, с выхода которого поступает на стробирующий вход регистра 4,производя запись информации с информационных входов-выходов 18 в регистр 4. Эта же информация с выходов регистра 4 поступает на информационные входы счетчика 53. Сигнал высокого уровня с выхода элемента И 48 через элемент ИПИ 63 поступает на вход занесения счетчика 53, производя в него запись кода времени цикла памяти. Длительность сигнала на выходе элемента Н 48 такова, что обеспечивает последовательную запись информации в регистр 4 и в сче.тчик 53.

В процессе отладки при обращениях МП к блоку 12 оперативной памяти отлаживаемых программ (как уже описывалось выше) срабатывает один из элементов И 37, либо И 38. Сигнал высокого уровня поступает на один из входов элемента ИШ1 64. Сигнал с его выхода стробирует С-вход триггера 62, производя передним фронтом установку последне1-о. Уровень О с инверсного выхода триггера 62 поступает через элемент ИЛИ 75 на выход 91 готовности устройства. Микропроцессор приостанавливает свою работу. Сигнал высокого уровня с прямого выхода триггера 62 поступает на один из чходов элемента И 61, который при этом пропускает тактовые импульсы с второго входа на выход, поступающие

0

0

5

g

0

5

0

5

0

5

на счетный вход счетчика 53, работающего на вычитание. Счетчик считает импульсы до переполнения, после чег о на его выходе заема появляется импульс, который через элемент ИЛИ 63 заносит в .счетчик 53 код из регистра 4, через элемент ИЛИ 58 сбрасывает триггер 62, низкий уровень с прямого выхода которого блокирует элемент И 61, запрещая передачу тактовых импульсов на счетчик, а высокий уровень с инверсного вьпсода поступает через элемент ИЛИ 75 на выход 91 готовности устройства, разрешая тем самым дальнейщую работу МП, Таким образом, схема подготавливается к следующему машинному циклу МП.

Генератор 60 по своим управляющим выходам осуществляет тактировку МП. Пусть требуется моделирование памяти с максимальным быстродействием. В этом случае при программировании регистр 4 и счетчик 53 обнуляются.

При выполнении программы первьй же импульс на счетном входе счетчика 53 вырабатывает на его выходе импульс переполнения, который устанавливает . на инверсном выходе триггера 62 сигнал высокого уровня. К моменту анализа МП состояния входа готовности на последнем оказывается уровень 1, поэтому обмен информацией между блоком 12 оперативной памяти отлаживаемых программ-и МП происходит без задержки.

В случае использования УВВ управляющей ЭВМ (на фиг. 1 не показанных) обмен информацией между МП и УВВ производится следуюищм образом.

При выдаче информации МП на адресных входах 22 устройства выставляет соответствующий адрес обращения к одному из УВВ, а на информационных входах-выходах 18 - передаваемые данные, сопровождая их сигналами записи и обращения на соответствующих входах 46 и 32 устройства. В соответствии с предварительным программированием блоков 20 и 21 .одноразрядной памяти на выходе элемента ИЛИ 66 появляется сигнал уровня 1, который при наличии сигнала обращения через элемент И 39 разрешает передачу кода адреса через элементы И группы 29, также подготавливаются прямые входы элементов И 41 и 49. При записи информации срабатывает И 49 и через элементы И группы 3 разрешена передача кодов с информационных входов-выходов 18 устройства на информационные входы-выходы 68. Также разрешена работа элементов И труп пы 34, через которые передаются управляющие сигналы от МП к управляющей ЭВМ. Эти сигналы воздействуют на УВВ управляющей ЭВМ, вызывая вывод информации в соответствующий порт.

Прием информации из УВВ управляющей ЭВМ производится аналогично выдаче, с той лишь разницей, что низкий уровень сигнала чтения появляется на инверсном входе элемента И 41 и сигнал с его выхода разрешает передачу информации с информационных входов-выходов 68 устройства на информационные входы-выходы 18 через элементы И группы 2.

Синхронизация работб УВВ управляющей ЭВМ осуществляется через вход 74 готовности устройства, через зле- мент И 69, на втором входе которого присутствует сигнал высокого уровня с выхода элемента И 39.

В течение всего времени пребывания устройства в режиме отладки в блоке 7 оперативной памяти запоминается информация, присутствующая на адресных входах 22 и информационных входах-выходах 18 устройства. При на личии сигналов записи или чтения на входах 46 или 40 устройства срабатывает элемент ИЛИ 43 (сигнал высокого уровня), с выхода которого через эле мент И 87 (на втором входе которого в режиме отладки уровень 1) вырабатывается сигнал записи в блок 7 оперативной памяти, этот же сигнал через элемент ИЛИ 88 вырабатывает сигнал на счетном входе счетчика 92, код состояния на выходах которого увеличивается на единицу. Таким образом, подготавливается следующий адрес обращения к блоку 7 оперативной памяти.

В режиме отладки в блоках 16 и 28 сравнения производится сравнение кодов адреса и данных с заданными в качестве условий выхода из режима отладки (предварительно записанными в регистрах 10 и 11). При совпадении кодов триггеры 81 и 82 устанавливаются в 1 (при получении соответствующих сигналов сравнения с выходов блоков 16 и 28 сравнения), при этом срабатывает элемент И 86 И на выходе одновибратора 52 вырабатывается сиг48839 2

нал начальной установки соответствующей длительности, который через элемент ИЛИ 51 производит начальную установку аналогично описанной. После этого МП начинает отработку программы-монитора, содержащейся в блоке 1 постоянной памяти. Как правило, после отладки оператора интересует

1Q информация, содержащаяся в блоке 7 оперативной памяти.

Микропроцессор, получив команду чтения информации из блока 7 оперативной памяти, переходит к подпро15 грамме ее отработки, выставляя при этом соответствующий адрес, сигналы обращения и чтения на входах 22, 32 и 40 устрор1ства. При этом срабатывает дешифратор 26, сигнал с выхода

2Q которого поступает на вход чтения блока 7 оперативной памяти, на выходах которого появляется записанная ранее информация, представленная в виде трехбайтного кода (2 байта 25 код адреса, 1 байт - код данных), каждый из байтов поступает на соответствующую группу входов мультиплексора 90. Чтение информации производится по нулевому адресу, так

3Q как после окончания режима отладки счетчик 92 устанавливается в О. Нулевой код с выходов счетчика 89 поступает на два управляющих входа мультиплексора 90, что соответствует передаче информации с первой группы его входов на входы элементов И группы 6, на вторых входах которых присутствует сигнал высокого уровня, разрешающий передачу информации на информационные входы-выходы 18 устройства. Кроме тог о, сигнал с выхода дешифратора 26 поступает на счетный вход счетчика 89 и при окончании этого сигнала задним его фронтом происходит увеличение на единицу кода, присутствующего на выходах счетчика 89.

Таким образом, на выходе счетчика при следующем чтении информации находится код 01, и передача содер- жимого блока 7 оперативной памяти производится через вторую группу входов мультиплексора 90. После чтения второго байта на выходе счетчика 89 присутствует код 10, что соответст55 вует передаче информации через третью группу входов мультиплексора 90. При третьем чтении прочитывается третий iбайт информации. При четвертом обра-

35

40

45

)3

щении к блоку 7 оперативной памяти информация не прочитана, так как на управляющих входах мультиплексора присутствует код 11 и его работа при этом запрещена. Однако, при этом обращении на выходе переполнения счетчика 89 появляет ся сигнал высокого уровня, который через элемент ИЛИ 56 производит начальную установку счетчика 89, и этот же сигнал через элемент ИЛИ 88 поступает на счетный вхо счетчика 92, увеличивая на единицу код на его выходах, что соответствует следующему адресу обращения к блоку 7 оперативной памяти. Следующие три байта будут прочитаны аналогичным образом.

Микропроцессор, получая коды из блока 7 оперативной памяти, производит их передачу в соответствующий порт управляющей ЭВМ под управлением программы-монитора.

Формула изобретения

Устройство для отладки программно аппаратных блоков, содержащее блок постоянной памяти, десять групп элементов И, десять элементов ИЛИ, пять дешифраторов, пять регистров, блок оперативной памяти, два мультиплексора, первый и второй одноразрядные блоки памяти, двенадцать элементов И два счетчика, три одновибратора, четыре блока сравнения, пять триггеров и генератор тактовых импульсов, причем первый и второй выходы генератора тактовых импульсов подключены к первому и второму тактирующим выходам устройства, первая группа информационных входов-выходов устройства через двустороннюю магистраль соединена с группой выходов блока постоянной памяти, выходами элементов И первой группы, с первыми входами элементов И второй группы, с выходами

1

элементов И третьей группы, с первой группой информационных входов блока оперативной памяти, с информационными входами первого, второго, третьего и четвертого регистров, с входами первого и сравниваемого числ первого и второго блоков сравнения, старшие разряды первой группы информационных входов-выходов устройства соединены с первой группой информационных входов первого мультиплексора, первый и второй младшие разряды первой группы информационных вхо

34883914

дов-выходов устройства соединены с информационными входами соответственно первого и второго одноразрядных блоков памяти, первая группа адресных входов устройства соединена с группой адресных входов блока постоянной памяти, с входами элементов И четвертой группы, с группами инфор10 мационных входов первого, второго, третьего и четвертого дешифраторов, С второй группой информационных входов блока оперативной памяти, с группами входов первого сравниваемого

15 числа третьего и четвертого блоков сравнения, с первыми входами элементов И пятой группы, группа старших разрядов первого адресного входа устройства соединена с второй группой

2Q информационных входов первого нуль- типл ексора, первый вход обращения устройства соединен с первым инверсным входом первого элемента И, с первым прямым входом второго элемента И,

25 с первыми инверсными входами разрешения первого, второго, третьего и четвертого дешифраторов, с первым инверсным входом третьего элемента И, с первым входом обращения блока пос30 тоянной памяти, с первым входом первого элемента И шестой группы, с первым входом первого элемента И седьмой группы, первый вход записи устройства соединен с первым входом второго элемента И седьмой группы, с первым инверсным входом первого и второго элементов ИЛИ, с первым инверсным входом четвертого и пятого элементов И, с вторыми инверсными входами разрешения первого и третьего дешифраторов, с первым прямым входом третьего элемента ИЛИ, с входом второго элементов И шестой группы, первый вход чтения устройства соединен с вторым входом обращения блока постоянной памяти, с вторым инверсным входом первого элемента ИЛИ, с первьм входом третьего элемента И

35

40

45

50

55

седьмой группы, с первым инверсным входом шестого элемента И, с вторыми инверсными входами разрешения второго и четвертого дешифраторов, с вторым инверсным входом второго элемента ИЛИ, с вторым прямым входом третьего элемента ИЛИ, с первым инверсным входом седьмого элемента И и с первым входом третьего элемента И шестой

группы, вход сброса устройства соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с первым входом пятого, шестого и седьмого элементов ИЛИ, с входом установки нуля первого триггера и с выходом сброса устройства, выход первого одновибратора соединен с вторым входом четвертого элемента ИЛИ, вторая группа адресных входов-выходов устройства через двунаправленную ма- гистраль соединена с выходами элементов И четвертой группы, с группой информационных входов пятого дешифратора, первый выход первого элемента И седьмой группы соединен с первым инверсным входом разрешения пятого дешифратора и через двунаправленную магистраль - с входом-выходом обращения устройства, выход второго элемента И седьмой группы соединен с вторым инверсным входом разрешения пятого дешифратора и через двунаправленную магистраль - с входом-выходом записи устройства, выход третьего элемента И седьмой группы соединен с выходом чтения устройства, вторые информационные входы-выходы устройства через двусторонюю магистраль соединены с первыми входами элементов И первой

группы, с выходами элементов И вто- роц группы, с информационными входами пятого регистра, вход записи которого соединен с выходом пятого дешифратора, выходы пятого регистра соединены с первыми входами элементов И третьей группы, выход второго дешифратора соединен с вторыми входами элементов И третьей группы, выход восьмого элемента ИЛИ соединен с третьим инверсным входом второго и пятого дешифраторов, с вторым прямым входом третьего элемента И, выходы первого и второго одноразрядных блоков памяти соединены соответственно с первым и вторым прямыми входами восьмого элемента ИЛИ, с первым и вторым инверсными входами девятого элемента ИЛИ, выход первого мультиплексора соединен с адресными входами первого и второго одноразрядных блоков памяти, выход первого дешифратора соединен с первым управляющим входом первого мультиплексора, с входами записи первого и второго блоков одноразрядной памяти, с вторыми инверсными входами первого и второго элементов И, выход первого элемента И соединен с входом чтения второго блока одноразрядной памяти.

5

0

5

0

выход второго элемента И соединен с входом чтения первого блока одноразрядной памяти, выход первого элемента ИЛИ соединен с третьими прямыми входами первого и второго элементов И, выход шестого элемента И соединен с вторыми входами первой группы элементов И, выход третьего элемента И соединен с вторым прямым входом шестого элемента И, с первым входом восьмого элемента И, с вторыми входами элементов И седьмой и четвертой групп, с вторым прямым входом четвертого элемента И, выход которого соединен с вторыми входами элементов И второй группы, первый вход готовности устройства соединен с вторым входом восьмого элемента И, вторая группа адресных выходов устройства соединена с выходами элементов И пятой группы, выход девятого элемента ИЛИ соединен с прямыми входами пятого и седьмого элементов И, с первым входом девятого элемента И, с вторыми входами элементов И пятой и шестой групп, выходы шестого и седьмого элементов И соединены соответственно с первыми входами элементов И восьмой и девятой групп, выходы элементов И -восьмой группы соединены с вторыми входами элементов И девятой группы и являются третьей группой информационных входов-выходов устройства, выходы элементов И девятой группы через двустороннюю магистраль соединены с вторыми входами элементов И восьмой группы, выходами элементов И десятой группы и с первь1ми Q информационными входами-выходами устройства, выходы второго мультиплексора соединены с первыми входами элементов И десятой группы, выходы блока оперативной памяти соединены с первыми, вторыми и третьими информационными входами второго мультиплексора, выходы седьмого и десятого элементов ИЛИ соединены соответственно с входом установки нуля и счетным входом первого счетчика, информационные выходы и выход переполнения которого соединены соответственно с адресными входами блока оперативной памяти и вторым прямым входом седьмого элемента ИЛИ, выход четвертого дешифратора соединен с вторыми входами элементов И десятой группы, с входом чтения блока оперативной памяти и со счетным входом

5

5

0

5

второго счетчика, группа информационных выходов которого подключена к группе управляющих входов второго мультиплексора, выход пятого элемента ИЛИ соединен с входом начальной установки второго счетчика, выход переполнения которого соединен с первым входом десятого элемента ИЛИ и вторым входом пятого элемента ИЛИ, единичный выход первого триггера соединен с третьими инверсными входами разрешения первого и четвертого дешифраторов, с третьим входом разреше20

25

30

35

ния обращения блока постоянной памяти 15 подключен к выходу четвертого эле- и с первым входом десятого элемента И, выход второго элемента ИЛИ соединен с вторым входом десятого элемента И, выход которого соединен с входом записи блока оперативной памяти и с вторым входом десятого элемента -ШИ, второй вход готовности устройства соединен с вторым входом девятого элемента И, выходы первого,второго и третьего элементов И шестой группы являются третьими выходами соответственно обращения, записи и чтения устройства, выходы третьего дешифратора соединены с входа ми записи соответственно первого, второго, третьего и четвертого регистров, выходы которых соединены с входами второго сравниваемо1 о числа соответственно третьего, первого, второго и четвертого блоков сравнения, выходы которых соединены с тактовыми входами соответственно второго, третьего, четвертзого и пятого триггеров, информационные входы второго, третьего, четвертого и пятого триггеров соединены с входом единичного потенциала устройства, выход шестого элемента ИЛИ соединен с входами начальной установки второго, третьего,четвертого и пятого триггеров, единичные выходы которых соединены соответственно с первым и вторым входами одиннадцатого элемента И, с первым и вторым входами двенадцатого элемента И, выходы одиннадцатого и двенадцатого элементов И соединены соответственно через второй одновибратор с единичным входом первого триггера и с входом первого одновибратора, выход третьего элемента PLfDi через третий одновибратор соединен с вторым входом шестого элемента ИЛИ, отличающееся тем, что, с целью повышения точности отладки, в устрой40

45

50

55

мента И, к входу установки нуля третьего счетчика, к первому входу двенадцатого элемента ИЛИ, группа разрядных входов шестого регистра соединена с группой информационных входов третье -о счетчика, выход переполнения которого соединен с вторым входом одиннадцатого и двенадца того элементов ИЛИ, выходы которых соединены соответственно с входом записи информации третьего счетчика и входом установки нуля шестого три гера, информационный вход которого соединен с шиной единичного потенци ала устройства, выход тринадцатого элемента ИЛИ соединен с тактовым вх дом шестого триггера, первый вход тринадцатого элемента И соединен с выходом четырнадцатого элемента И и входом записи блока оперативной памяти отлаживаемых программ, выход пятнадцатого элемента И соединен с вторым входом тринадцатого элемента ИЛИ, с входом чтения информации бло ка оперативной памяти отлаживаемых программ, с первыми входами элементов И одиннадцатой группы, вторые входы которой соединены с информационными выходами блока оперативной памяти отлаживаемых программ, выходы элементов одиннадцатой группы со динены с информационными входами бл ка оперативной памяти отлаживаемых программ и через двустороннюю магис раль - с первой группой информацион ных входов-выходов устройства, перв группа адресных выходов устройства соединены с группой адресных входов блока оперативной памяти отлаживаемых программ, первый инверсный вход четырнадцатого элемента И соединен с первым инверсным входом тринадцатого элемента И, с первым входом за писи устройства, второй и третий пр

ство введены блок оперативной памяти отлаживаемых программ, одиннадцатая группа элементов И, трип-ер,счетчик, четыре элемента ИЛИ, пять элементов И, шестой регистр, группа информационных входов которого соединена через двустороннюю магистраль с первой группой информационных вхо- дов-выходов устройства, выход три- 1надцатого элемента И соединен с первым входом одиннадцатого элемента |ИЛИ и входом записи шестого регистра, вход установки нуля которого

0

5

0

5

5 подключен к выходу четвертого эле-

0

5

0

5

мента И, к входу установки нуля третьего счетчика, к первому входу двенадцатого элемента ИЛИ, группа разрядных входов шестого регистра соединена с группой информационных входов третье -о счетчика, выход переполнения которого соединен с вторым входом одиннадцатого и двенадцатого элементов ИЛИ, выходы которых соединены соответственно с входом записи информации третьего счетчика и входом установки нуля шестого триг- гера, информационный вход которого соединен с шиной единичного потенциала устройства, выход тринадцатого элемента ИЛИ соединен с тактовым входом шестого триггера, первый вход тринадцатого элемента И соединен с выходом четырнадцатого элемента И и входом записи блока оперативной памяти отлаживаемых программ, выход пятнадцатого элемента И соединен с вторым входом тринадцатого элемента ИЛИ, с входом чтения информации блока оперативной памяти отлаживаемых программ, с первыми входами элементов И одиннадцатой группы, вторые входы которой соединены с информационными выходами блока оперативной памяти отлаживаемых программ, выходы элементов одиннадцатой группы соединены с информационными входами блока оперативной памяти отлаживаемых программ и через двустороннюю магистраль - с первой группой информационных входов-выходов устройства, первая группа адресных выходов устройства соединены с группой адресных входов блока оперативной памяти отлаживаемых программ, первый инверсный вход четырнадцатого элемента И соединен с первым инверсным входом тринадцатого элемента И, с первым входом записи устройства, второй и третий пря, 19,3

мые входы четырнадцатого элемента И соединены соответственно с первым и вторым прямыми входами пятнадцатого элемента Н, с первым инверсным и вторым прямым входами третьего элемента И, инверсный вход пятнадцатого элемента И подключен к первому входу чтения устройства, первая группа адресных входов устройства соединена с прямыми входами шестнадцатого элемента И, инверсный вход которого подключен к первому входу обращения устройства, выход шестнадцатого элемента И соединен с вторым прямым входом тринадцатого элемента И, выход сем48839

ZO

надцатого элемента И соединен со счетным входом третьего счетчика,первый и второй входы семнадцатого элемента И подключены соответственно к второму тактирующему выходу генератора тактовых импульсов, к единичному выходу шестого триггера, нулевой выход которого соединен с первым прямым входом четырнадцатого элемента ИЛИ, второй и третий прямые входы которого подключены соответственно к выходу восьмого и девятого элементов И, а выход четырнадцатого элемента ИЛИ подключен к выходу готовности устройства .

Изобретение относится к вычислительной технике и может быть использовано при разработке микроконтроллеров, микро-ЭВМ и других средств вычислительной техники на основе однокристальных микропроцессоров. Цель изобретения - повышение точности отладки. Устройство содержит блоки постоянной и оперативной памяти,группы элементов И, ИЛИ, дешифраторы, триггеры, мультиплексоры, регистры, блоки сравнения, вибраторы, элементы И, элементы ИЛИ, счетчики. Изобретение позволяет осуществлять отладку программ на самых ранних этапах разработки с использованием блока памяти отлаживаемых программ. 2 ил. I (Л со 4 00 00 со со