Устройство для сложения чисел с переменным основанием системы счисления Советский патент 1987 года по МПК G06F7/50 H03K23/00 

1 1

Изобретение относится к радиотех- нике и может быть использовано в синтезаторах частот измерительной и приемо-передающей аппаратуры в качестве формирователя дискретной сетки частот или делителя с переменным коэффициентом деления.

Цель изобретения - расширение функциональных возможностей за счет возможности изменения системы счисле ния.

На чертеже изображена функциональная схема устройства для сложения чисел с переменным основанием системы счисления,

Устройство для сложения чисел с переменным основанием системы счисления содержит сумматоры l - 1, п 4i, где ,т, m - разрядность операндов, мультиплексоры 2(-2п, сумматоры 3,-3, регистры 4|-4ц, коммутаторы 5,-5„, триггеры 6,-6(, информационный вход 7 устройства, вход 8 модуля устройства, вход 9 выбора системы счисления, тактовый вход 10 устройства, выход П результаты, входы 12 и 13 сумматора 1, информационные входы 14 и 15 мультиплексора входы 16 и 17 сумматора 3, выход 18 переноса, информационный вход 19 регистра, тактовый вход 20 регистра, вход 21 коммутатора, выход 22 комму татора, вход 23 коммутатора, вход 24 переноса данного разряда и выход 25

переноса данного разряда, I .

Устройство работает следующим образом,

В двоичной системе счисления на вход 9 подается сигнал О, коммутаторы 51,,.,, 5ц пропускают на выходы 224,,,,, 22f, сигнал, поступающий на их вторые входы с входа 23 триггера 6, и блокируют сигналы, форми- руемые остальными триггерами 6 ,,,, ,,,, 6,. На входе 7 присутствует в двоичном параллельном коде 4п-раз- рядное входное число А, которое разбивается на п групп по 4 разряда и подается на соответствующие первые входы 14 ,,,,, 14 , мультиплексоров 2 и вторые входы 13,,,,, 13п-сумматоров 1, начиная с первой группы младших разрядов. На вход 8 подается в параллельном двоичном коде 4п-разряд- ное число Р М, где М - значение модуля. Число Р также разбивается на п групп по 4 двоичных разряда и поступает на первые входы 12,,,,

.

,,,, 2„ первых сумматоров 1 в соответствии с номером группы. Результат сложения соответствующих 4-х разрядных групп чисел А и Р поступа

5 ет с выходов сумматоров 1,

5

.

О

0

5

30

35

40

15

I5j, мультина вторые входы плексоров 2.

Первый тактовый импульс, поступающий на вход 10, устанавливает триггеры 6,6„ в .состояние О, при

этом на управляющих входах мультиплексоров 2 также появляется О и мультиплексоры пропускают на первые входы 16(,..., 16 сумматоров 3 соответствующие четырехразрядные группы числа А. Сумматоры 3 и регистры 4 образуют единый параллельный 4п-раз- рядный двоичный накопитель с после- довательным переносом, процесс приращения информации в котором на величину входного числа А происходит синхронно с приходом тактовых импульсов на входы 20 регистров 4,

При переполнении емкости памяти на выходе 18f, сумматора 3 формируется импульс, который, постуая на S вход триггера 6, переводит его в 1, при этом все коммута- 5 п пропускают сигнал на

состояние торы 5,,..,,

управляющие входы соответствующих мультиплексоров, которые одновременно переключаются на передачу суммы чисел А+Р с выходов сумматоров 1 на первые входы сумматоров 3. С приходом следующего тактового импульса регистры 4 записывают результат суммирования накопителя с числом А+Р, триггер 6 ц переключается в состояние О, мультиплексоры 2 вновь начинают пропускать на выходы информацию со своих первых входов, процесс заполнения емкости памяти устройства с постоянным приращением, равным числу А, восстанавливается 45 до следующего переполнения. При этом средняя частота заполнения двоичного накопителя равна .

,4rt

f тА/(2 -Р) ,

где

т

частота следования тактовых импульсов,

Б частном случае при Р О значение модуля равно величине емкости 4п-разрядного устройства с модулем. М 2.

В двоично-десятичной системе счисления на вход 9 подан сигнал 1, коммутаторы 5,,.,., 5}, блокируют сиг313108094

нал, формируемый на их вторых входах, ройства при работе в и пропускают сигналы, поступающие на их первые входы с выходов 23

тичной системе счисле

..., 23 соответствующего триггера 6,.,.,6р. На вход 7 подаются в па- с раллельном двоично-десятичном коде значения п-значного десятичного числа А, которые снимаются с шины 7 и подаются на соответствующий каскад устройства подекадно, т.е. по 4 дво- fO ичных разряда. На вход 8 управления модулем в параллельном двоично-десятичном коде записывается п значений десятичного числа 6. Таким образом, на первый вход 14, мультиплексора 2| 15 поступает двоично-десятичное значение первой (младшей) цифры входного десятичного числа А, а на второй вход 5f мультиплексора подается результат сложения этой цифры с чис- 20 лом 6, Вторая цифра десятичного чист.е. определяется кол зуемых 4-разрядных ка модуль каждого из кас Предлагаемое устро реализовать двоичный накопитель с изменени роких пределах от 1 д

.формула изо

Устройство для сло переменным основанием ления, содержащее в к первьТй сумматор, реги сор, причем тактовый соединен с тактовым в ва, выходы регистра с формационными входами первого сумматора, вы рого соединен с входо информационные входы первого сумматора сое ственно с выходами му первый информационный соединен с информацио ответствующей тетрады выход переноса первог ной тетрады соединен носа первого сумматора ды, отличающе с целью расширения фу возможностей за счет менения системы счисл жит второй сумматор, триггер, причем такто ,ройства соединен с вх триггера, единичный в соединен с выходом пе сумматора, информацио вой группы второго су нены с соответствующи дуля устройства, инфо входы второй группы в ра соединены соответс мационными входами со тетрады устройства, ционный вход мультипл с выходом суммы второ управляющий вход муль единен с выходом комм вход которого соедине выбора системы счисле ва, второй вход комму с выходом триггера да вых од триггера старшей pfiHeH с третьими входа ров всех тетрад.

ла А поступает на вход 14

, а результат сложения с числом 6 приходит на входе 152 далее. Первый тактовый импульс, поступающий на вход 10, устанавливает триггеры 6(,,..,6п в состояние О и мультиплексоры пропускают на первые входы 16),,.., ..., 16 сумматоров 3 двоично-десятичные значения соответствующих цифр числа А. Элементы 3 и 4,, 4, ..,, 4„ образуют четырехразрядны двоичные накопители с емкостью памяти 2 16. Формируемые на выходах

18, 18 сумматоров 3 ,..., 3

сигналы переключают в моменты переполнения соответствующие триггеры в состояние 1, при этом и соответствующий мультиплексор 2,..., 2, переключается на передачу информации с второго входа 15,..., 15. С приходом следующего после переполнения тактового импульса регистр 4,),...,4, данного 4-разрядного накопитеЛя записывает результат этого суммирова- НИН, при этом данный триггер снова переключается в состояние О, и управляемый им мультиплексор вновь начинает пропускать на выход информацию с первого входа. Процесс запол- нения емкости с постоянным приращением восстанавливается и дпится до следующего переполнения. Таким образом, на выходах каждого из рядных каскадов информация изменяет- ся от 6 до 15, что эквивалентно работе каскадов десятичного накопителя в диапазоне от О до 9. Модуль устройства при работе в

двоично-десятичной системе счисления равен 10,

ройства при работе в

т.е. определяется количеством используемых 4-разрядных каскадов, при это модуль каждого из каскадов равен 10. Предлагаемое устройство-позволяет реализовать двоичный 4п-разрядный . накопитель с изменением модуля в широких пределах от 1 до 2.

.формула изобретения

Устройство для сложения чисел с переменным основанием системы счисления, содержащее в каждой тетраде первьТй сумматор, регистр, мультиплексор, причем тактовый вход регистра соединен с тактовым входом устройства, выходы регистра соединены с информационными входами первой группы первого сумматора, выход суммы которого соединен с входом регистра, информационные входы второй группы первого сумматора соединены соответственно с выходами мультиплексора, первый информационный вход которого соединен с информационным входом соответствующей тетрады устройства, выход переноса первого сумматора данной тетрады соединен с входом переноса первого сумматора следующей тетрады, отличающееся тем, что с целью расширения функциональных возможностей за счет возможности изменения системы счисления, оно содержит второй сумматор, коммутатор, триггер, причем тактовый вход уст- ,ройства соединен с входом установки триггера, единичный вход которого соединен с выходом переноса первого сумматора, информационные входы первой группы второго сумматора соединены с соответствующими входами модуля устройства, информационные входы второй группы второго сумматора соединены соответственно с информационными входами соответствующей тетрады устройства, второй информационный вход мультиплексора соединен с выходом суммы второго сумматора, управляющий вход мультиплексора соединен с выходом коммутатора, первый вход которого соединен с входом выбора системы счисления устройства, второй вход коммутатора соединен с выходом триггера данной тетрады, вых од триггера старшей тетрады сое- pfiHeH с третьими входами коммутаторов всех тетрад.

Изобретение относится к автоматике и вычислительной технике. Цель изобретения - расширение функциональных возможностей за счет возможности изменения системы счисления. Устройство содержит сумматоры 1 и 3, регистры 4, коммутаторы 5, триггеры 6, мультиплексоры 2. -Устройство позволяет реализовать накопитель с изменением модуля в широких пределах, 1 ил. /4 ;. i dmr g (Л /f I ill 14 00 О CO. rr