Устройство для управления обменом информацией процессора с памятью Советский патент 1987 года по МПК G06F13/00 

Изобретение относится к вычислительной технике, в частности к устройствам для напряжения с памятью, и может быть использовано для построе- ния процессорных систем с быстрой памятью.

Цель изобретения - расширение функциональных возможностей устройства за счет организации работы с двумя блоками памяти.

На чертеже представлена структурная схема устройства.

Устройство содержит первый 1 и второй 2 счетчики адреса, первый 3 и второй 4 блоки памяти, блок 5 распределения команд, блок 6 управления генератор 7 импульсов, распределитель 8 импульсов, вход 9 запуска устройства. Блок 5 содержит триггер 10, первый 11 и второй 12 элементы И-НЕ, первьй 13, третий 14, четвертый 15 и второй 16 элементы И, первьй 17 и второй 18 элементы ИЛИ-НЕ, первьй 19 и второй 20 элементы НЕ, Блок 6 управления содержит с первого по пятый триггеры 21-25, элемент ИЛИ 26« Устройство содержит также первьй 27 .и второй 28 переключатели.

Устройство работает следующим об- разом.

Блок 6 управления вырабатывает последовательность команд, реализующих алгоритм (запись-считьгеание) ра боты с памятью.

Синхронизация блока 6 осуществляется генератором 7 через распределитель 8, которьй представляет собой сдвиговьй регистр, управляемьй импульсами с выхода генератора 7.

Для сопряжения во времени работы триггеров блока 6 управления и синхримпульсов СИ1-СИ4, длительность последних может быть дополнительно сформирована формирователями импульсов по переднему фронту (не показано).

Однократная развертка распределителя 8 составляет цикп синхронизации которьй может включать различное количество тактовых сигналов, например четыре: СИ1-СИ4.

Информация, подлежащая записи в блоки 3 и 4, привязывается к сигналу запуска в шине 9 и при необходи- мости может быть синхронизирована соот ветствунмцим сигналом с выхода блока 6, например с выхода триггера 21. Сигнал запуска в шине 9 используется

также для синхронизации счетчиков 1 и 2. .

Распределитель 8 устанавливается в исходное состояние при подаче напряжения питания, этому состоянию соответствует единичньй потенциал сигнала СИ4, которьй устанавливает триггеры 23 и 24 в единичное положение. Единичный потенциал с выхода триггера 23 устанавливает триггер 25 в нулевое положение, которому соответствует единичньй потенциал на его инверсном выходе.

Установка триггера 10 блока 5 в единичное положение соответствует режиму записи для блока 3 и режиму считывания для блока 4. Единичное положение триггера 23 блока 6 является запретом на запись в блоки 3 и 4, а единичное положение триггера

24- запретом на считывание информации из блоков 3 и 4.

Сигнал запуска в шине 9 меняет положение триггера 10 и, таким образом, производит смену режимов записи и считьшания в блоках 3 и 4.

С выходов генератора 7 на входы синхронизации триггеров 21 и 22 соответственно поступают импульсы частоты считывания и записи. Триггеры 21 и 22 под воздействием импульсов с выходов генератора 7 подготавливают триггеры 23 и 24 к работе по СИ1.

Если под воздействием импульсов с выхода генератора 7 триггеры 21 и 22 опрокидываются в единичное состояние, то под воздействием СИ1 триггеры 23 и 24 устанавливаются в нулевое состояние, при этом на выходе элемента И-НЕ 11 появляется нулевой потенциал, разрешающий производить запись в блок 3. Запись происходит по СИ2, которьй устанавливает тригге

25в единичное положение, при этом на выходе элемента ИЛИ-НЕ 17 появляется нулевой потенциал, поступающий на стробирующий вход блока 3.

Считывание из блока 4 происходит при сохранении единичного потенциала на выходе элемента И-НЕ 12 и возникновении нулевого потенциала на выходе элемента ИЛИ-НЕ 18, которьй возникает при единичном потенциале на инверсном выходе триггера 24. Запись и считывание информации в блоках 3 и 4 происходит без взаимоисключения.

Если в процессе работы поступает информация об искажении достоверноети информации от блока контроля, то этот сигнал можно использовать для перевода блока 3 или 4 в работу по резервной зоне, которая подключается к работе сменой потенциала на входе А . Смена потенциала может производиться вручную с помощью переключателей 27 и 28.

Форму-ла изобретения

1, Устройство для управления обменом информацией процессора с памятью, содержащее блок управления, генератор импульсов и распределитель причем с первого по четвертьй выходы распределителя импульсов подключены к входам синхронизации с первого по четвертый блок управления, тактовый вход распределителя импульсов подключен к первому выходу генератора импульсов, второй и третий выходы которого подключены соответственно к пятому и шестому входам синхрони- зации блока управления, первый счетчик адреса, вход сброса которого подключен к входу устройства для подключения выхода запуска процессора, выход первого счетчика адреса сое- динен с выходом устройства для подключения к адресному входу первого блока памяти, отличающее- с я тем, что, с целью расширения функциональных возможностей устрой- ства за счет организации работы с двумя блоками памяти, в него введены блок распределения команд и второй счетчик адреса, причем вход сброса второго счетчика адреса и вход за- пуска блока распределения команд сое динены с входом устройства для подключения к выходу запуска процессора, выход второго счетчика адреса соединен с выходом устройства для подключения к адресному входу второг блока памяти, тактовые входы первого, второго счетчиков адреса соединены соответственно с первым, вторым выходами блока распределения команд, третий, четвертый выходы которого соединены с выходами устройства для подключения к входам выборки соответственно первого, второго блоков памяти, пятый, шестой выходы блока рас пределения команд подключены к выходам устройства для подключения к входам разрешения чтения/записи соответственно первого, второго блоков памяти

0

5 0 5 О 5 0 5 Q g

с первого по третий выходы блока управления соединены с входами разрешения соответственно с первого по третий блока распределения команд, четвертый выход блока управления соединен с выходом устройства для подключения к входу прерывания процессора, причем блок распределения команд содержит триггер, первый, второй элементы И-НЕ, с первого по четвертый элементы И, первый, второй элементы ИЛИ-НЕ, первьй, второй элементы НЕ, причем nepBbrii вход разрешения блока соединен с первыми входами первого, второго элементов И-НЕ, второй вход разрешения блока соединен с первыми входами первого, второго элементов И, третий вход разрешения блока сое- динен с первыми входами третьего, четвертого элементов И, выходы с первого по шестой блока соединены соответственно с выходами первого, второго элементов НЕ, первого, второго элементов ИЛИ-НЕ, первого, второго элементов И-НЕ, вход запуска блока соединен с входом синхронизации триггера, единичный выход которого соединен с вторыми входами первого эле- мента И-НЕ, первого и четвертого элементов И, нулевой выход триггера соединен с вторыми входами второго элемента И-НЕ, второго и третьего элементов И, выходы первого, второго элементов И соединены соответственно с первыми входами первого, второго элементов ИЛИ-НЕ, выходы третьего, . четвертого элементов И соединены соответственно с вторыми входами первого, второго элементов ИЛИ-НЕ, выходы первого, второго элементов ИЛИ-НЕ соединены с входами соответственно первого, второго элементов НЕ, 2. Устройство поп, 1, отличающееся тем, что блок управления содержит с первого по пятый триггеры и элемент ИЛИ, причем пятый, шестой входы синхронизации блока соединены с входами синхронизации соответственно первого, второго триггеров, первый вход синхронизации блока соединен с входами синхронизации третьего и четвертого триггеров, единичные входы которых соединены с вторым входом синхронизации блока, третий, четвертый входы синхрониза- ции блока соединены соответственно с входом синхронизации пятого триггера и с первым входом элемента ИЛИ,

513254946

второй вход и выход которого соедй второго триггера и с третьим выходом нены соответственно с единичным выхо- блока информационные входы первого, дом четвертого триггера и с четвер- второго триггеров соединены с шиной тын выходом блока, нулевой выход единичного потенциала устройства, третьего триггера соединен с инфор- 5 нулевые выходы первого, второго мационным входом пятого триггера, триггеров соединены соответственно с нулевым входом первого триггера и с информационными входами третьего с первым выходом блока, второй выход и четвертого триггеров, единичный блока соединен с выходом пятого выход третьего триггера соединен с триггера, нулевой выход четвертого О нулевые входом пятого тригге- триггера соединен с нулевым входом ра.

Изобретение относится к вычислительной технике и может быть использовано для построения процессорных систем с быстрой памятью. Целью изобретения является повышение надежности устройства за счет организации резервирования памяти. Устройство содержит первый 1 и второй 2 счетчики адреса, блок 5 распределения команд, блок 6 управления, генератор 7 импульсов и распределитель 8 импульсов. Устройство обеспечивает адресацию памяти с произвольной выборкой и резервирование памяти на случай отказа. 1 з.п. ф-лы, 1 ип. СЕ 12 16 (Л 20, 8