Устройство для умножения Советский патент 1987 года по МПК G06F7/49 

ления, регистр 9 множителя, три блока 10-12 контроля, блок 13 преобразования, четыре группы элементов И 16-19, группу элементов ИЛИ 23, сумматор 24, элемент И 22 и функциональные связи, снабжено блоком 14 анализа, дополнительным регистром

1

Изобретение относится к вычислительной технике, предназначено для умножения многоразрядных золотых I-кодов и может быть использовано в процессорах ЦВМ с повышенной достоверностью обработки данных.

Цель изобретения - увеличение быстродействия устройства.

На фиг.1 представлена функциональ ная схема устройства; на фиг.2 - функциональная схема сумматора; на фиг.З - пример построения блока микропрограммного управления; на фиг.4 - блок-схема алгоритма работы блока микропрограммного управления. Устройство для умножения (фиг.1) содержит входы 1-3 множимого, инверсного кода множимого и множителя, вхо 4 задания константы, вход 5 Пуск, вход 6 синхронизации, регистры 7-9 множимого, обратного кода множимого и множителя, три блока 10-12 коррекции, блок 13 преобразования золото- . го кода множимого в обратный код, блок 14 анализа, дополнительный регистр 15, шесть групп элементов И 16-21, элемент И 22, группу элементов ИЖ 23, сумматор 24, блок 25 микропрограммного управления, выход 26 результата, выход 27 сигнала ошиб ки сумматора, выход 28 признака окончания умножения, выход 29 сигнала .ошибки регистров, вход 30 признака нормализации кода блока 25, тринад- цать выходов 31-43 блока анализа, входы 44 и 45 признаков окончания нормализации и сложения блока 25, одиннадцать выходов 46-56 блока 25.

Сумматор 24 {фиг.2) содержит ре- гистр 57 суммы, блок 58 нормализации блок 59 фиксации окончания нормализации, регистр 60 коррекции, элемент

15, пятой и шестой группами элементов И 20-21 и дополнительными функциональными связями, что позволяет при умножении 49-разрядных золотых кодов I-пропорции увеличить среднее быстродействие устройства в 1,23 раза. 4 ил. 1 табл.

ИЛИ 61, регистр 62 переносов, блок 63 фиксации окончания суммирования, полусумматор 64, блок 65 контроля- сумматора, выход 66 знакового разря да регистра суммы.

Блок 25-микропрограммного управления (фиг.З) содержит блок 67 формирования адрес 1, блок 68 памяти микрокоманд, регистр .69 микрокоманд, коммутатор 70, дешифратор 71, счетчик 72, элемент ИЛИ 73.

Регистр 7 множимого предназначен для хранения золотого I-кода множимого. Регистр 8 предназначен для хранения обратного кода произведения (о6 А) , где А - код множимого. Регистр 8, также как регистры суммы 57 и коррекции 60, содержит входную коммутирующую логику, реализованную на элементах И и ИЛИ для обеспечения записи в него информации по нескольким входам, I

Регистр 9 множителя предназначен для хранения и сдвига на 3 разряда - золотого 1-кода множителя.

Блоки 10-12 контроля предназначен для контроля регистров 7-9 на нормальность хранимой информации, т.е. отсутствие единиц в двух соседних разрядах золотого 1-кода.

Блок 13 предназначен для образования обратного золотого 1-кода ().

Блок 14 и регистр 15 предназначены для преобразования кода множителя в код с минимальным числом значащих цифр, управления группами элементов И 16-21 и выработкой признаков для блока 25. Блок 14 анализа может быть реализован на ПЗУ.

Сумматор 24 предназначен для сложения очередных частичных произведе3 .

НИИ с их текущей суммой по правкпам золотой I-системы счисления.

Устройство работает следующим образом.

Рассмотрим случай умножения прямых п-разрядных золотых I-кодов, где п кратно трем, причем будем считать, что знак произведения формируется отдельно,

Для выполнения умножения на входы устройства подается следующая информация: на вход 1 - прямой золотой 1-код множимого, на вход 2 - инверсное значение сдвинутого на 2 разряда влево золотого 1-кода множимого, на вход 3 - прямой золотой 1-код множителя на вход 4 - двоичный код числа

/ п „ч

( -::- + 2.) тактов умножения.

Блок 25 анализирует наличие сигнала Пуск на входе 4 (блок Б1 блок- схемы алгоритма). Для этого сигнал с выхода 4 через коммутатор 70, управляемый сигналами на выходах 74 и .75 регистра 69, поступает на блок 67 В зависимости от значения этого сигнала блок 67 формирует адрес микрокоманды продолжения анализа выхода 4, либо первой микрокоманды умножения , При появлении сигнала Пуск эта команда с единицей в первом разряде из блока 68 записывается в регистр 69 по синхросигналу на.входе 5.При этом возбуждается выход 46 по сигналу, по которому осуществляется запись информации в регистры 7 - 9, блок 13 и счетчик 72, а также обнуление дополнительного регистра 15, регистра 57 и регистра 60 (блок В2).

Для получения правильного результата умножения регистры 7 и 8, блоки 10 и 11 контроля, блок 13 преобразования и сумматор 24 имеют три / опол- нительных старших разряда.

Кроме того, регистр 8 имеет два вспомогательных младших разряда, причем последние не являются информационными и использз отся только для повьшения точности образования обрат- його кода , При записи в регистр 8 они устанавливаются в единицу. По сигналу с выхода 30 блока 11 определяется, нормализован ли код в регистре 8 (блок ВЗ) . Если (Зр)0, то осуществляется запись частично нормализованных кодов из блока 13 в регистр 8 по сигналам с выхода 47 (блок В4).

39551

По окончании нормализации кода в регистре 8 (30) 1 на выходе 49 блока 25 вырабатывается сигнал, управляющий элементом И 22, и выходы блоков 10-12 подключаются к выходу 29 сигнала ошибки регистров (лок В5). Далее сигнал на выходе 49 вырабатывается в каждой микрокоманде 10 вплоть до окончания умножения.

Затем начинается процесс умножения множимого на группы из трех разт рядов множителя, преобразованные с помощью блока 14 и регистра 15 так, 15 чтобы-, в каждой группе находилось минимальное число значащих цифр, В таблице показаны логический способ преобразования кода множителя, вид кратного множимому, соответствующий 0 (i)-и преобразованной триаде разрядов множителя, и возбуждаемые выходы блока 14 для управления пропуском этого кратного множимому на сумматор в I-м такте записи частично преобра- 5 зованной ()-й триады в регистр 15 и выработки признаков для блока 25,

Признаки, вырабатываемые на выходах 40-43 блока 14, соответствуют случаям, когда преобразованная триа- 0 да разрядов множителя принимает значения, приведенные в таблице.

Анализируя эти признаки, блок 25 формирует одну из трех мокрокоманд (блок В6).

5 Если (40,41,42,43)100, т,е, очередное частичное произведение равно (ot- Alosp, то возбуждаются выходы 50, 51 и 53,

По сигналу на выходе 50 код 0 о ( )обр поступающий на сумматор из регистра 8 со сдвигом на I разряд в сторону младших разрядов через группу элементов И 20(35) l и группу элементов ИЛИ 23, записыва- 5 ется в регистр 62,

По сигналу на выходе 51 в младший разряд полусумматора, выполненный в виде одноразрядного сумматора, приQ бавляется единица, что эквивалентно сложению, кода р егистра 57 суммы с дополнительным кодом регистра 62,

Сигнал на выходе 53 является сигналом коррекции сложения кода суммы

g частичных произведений с кодом «ij ( , так как код ог Чь А)овр записанный в регистр 62, отличается от требуемого значения кратного множимому ()(,р на величину

1

0,01. Поэтому ,цля выполнения коррекции сигнал с выхода 53 постулает во второй разряд элемента ИЛИ 61.

Далее вырабатывается сигнал на выходе 52 блока 25, ло которому осуществляется запись.частичной суммы из полусумматора 64 в регистр 57 вместе с корректирующим членом через элемент ИЛИ 61 в регистр 62.

Промежуточная сумма в регистре 57 приводится к нормальной форме с помощью блока 58. Сигналы записи частично нормализованной суммы вырабатываются на выходе 55 блока 25 (блок ВП). Сигнал об окончании нормализации кода в регистре 57 вырабатывается блоком 59 на выходе 44 сумматора (блок BID).

Сложение промежуточных сумм с промежуточными переносами продолжается до тех пор, пока переносы не станут, равны О и на 45 блока 63 появится единичный сигнал (блок В12).

Процесс сложения золотых I-кодов в сумматоре контролируется блоком 65, в каждом разряде которого реализуется функция ошибки:

РОШ d;(d,,, vd.,vS;,, vS;, , где d; - перенос из i-ro разряда; S - сумма в i-M разряде.

Сигнал об ошибке поступает на выход 27 сумматора.

В случае (40,41,42,43) 1010 возбуждаются выходы 50,51 и 54 блока 25 (блок В7). В регистр переносов записывается код (S6 ( А)05 (Зб) 1 , а сигнал (54) 1 в первый разряд элемента ИЛИ 61 для коррекции вели- чиньг й6 ( V. А)д5р на код 0.1 с целью получения правильного значения кратного множимому Ад .

После завершения работы сумматора и в случае (40,41,42,43) 0001 анализируется значение счетчика 72. Если его содержимое не равно О или 1j что определяется по сигналам с выходов дешифратора 71, вырабатывается сигнал на выходе 48, по которому осуществляется сдвиг содержимого регистров 57 и 60 на 3 разряда в сторону младших разрядов, запись частично преобразованной триады разрядов множителя с выходов 37-39 блока 14 в регистр 15 и вычитание единицы из со- держимого счетчика 72.

При значении знакового разряда регистра 57 суммы, равном 1 (66) ,.

39551

в регистре 60 коррекции выполняется модифицированный сдвиг, при котором в освободившиеся после сдвига разряды записывается код 010. При значении счетчика 72, равном 1, содержимое регистра коррекции по сигналу с выхода 56 записывается в регистр переносов, и из счетчика 72 вычитается 1

10 (блок В15).

После завершения сложения суммы частичных произведений с содержимым регистра коррекции на выходе 28 блока управления вырабатывается сигнал

15 окончания умножения, после чего блок 25 переходит в начальное состояние (блок В16).

При этом в младших разрядах регистра 57 суммы будет находиться

20 прямой золотой 1-код произведения.

Фор- мула изобретения

Устройство для умножения, содер25 жащее.регистры множимого, обратного кода множимого и множителя, три блока контроля, блок преобразования золотого кода множимого в обратный код, четыре группы элементов И, грул30 пу элементов ИЛИ, элемент И, блок микропрограммного управления и сумматор, в состав котброго входят регистр суммы, блок нормализации, блок фиксации окончания нормализации, по-

2g лусумматор, блок контроля сумматора, регистр коррекции, элемент ИЛИ, регистр переноса, фиксации окончания суммирования, причем входы множимого и множителя устройства являются ин40 Формационными входами регистров множимого и множителя соответственно, вход i-го разряда инверсного кода множимого (где ,2,...,n, п - разрядность сомножителей) соединен с

45 информационным входом (1+2).-го разряда регистра обратного кода множимого, группа выходов регистра множимого соединена с первыми входами элементов И-первой, второй и третьей

50 групп и входом первого блока контроля, выход регистра обратного кода множимого соединен с информационным входом блока преобразования золотого кода множимого в обратный код, с

gg входом второго блока контроля и с

первыми входами элементов И четвертой группы, выходы элементов И первой, второй, третьей и четвертой групп соединены с первыми, вторыми, третьи7

ми и четвертыми входами соответственно элементов ИЛИ группы, в ходы которой соединены с первым информационным входом рег истра переносов, выход которого соединен с первым информационным входом полусумматора не входом блока фиксации окончания суммирования, выход которого соединен с вхо- .дом признака окончания сложения блока микропрограммного управления, первый выход которого соединен с входом сброса регистра суммы и с входами разрешения записи регистров множимого, множителя, обратного кода множимого и блока преобразования золотого кода множимого в обратный код, выход которого соединен с вторым информационным входом регистра обратного кода множимрго, второй вход разрешения записи которого соединен с вторым выходом блока микропрограммного управления, третий выход которого соединен с входом разрешения сдвига регистра суммы и регистра множителя, выход которого соединен с входом третьего блока контроля, выходы первого, второго и третьего блоков контроля соединены с первым, вторым и третьим входа-ми элемента И, вь1ход которого является выходом сигнала ошибки регистров, второй.вход элемента И соединен с четвертым выходом блока микропрограммного управления , входы пуска и синхронизации которого являются входами пуска и синхронизации устройства соответственно, выход второго блока контроля соединен с входом признака нормализации кода блока микропрограммного управления, пятый выход которого соединен с первым входом разрешения записи регистра переносов, второй информационный вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом переноса полусумматора, выход суммы которого соединен с первым информационным входом регистра суммы и с первым входом блока контроля сумматора, выход которого является выходом сигна ла ошибки сумматора, выход регистра суммы соединен с вторым информационным входом полусумматора и с входами блоков Нормализации и фиксации окончания нормализации и яйляется выходом результата устройства, выход блока фиксации окончания нормализации

39551 .°

соединен с входом признака окончания нормализации блока микропрограммного управления, шестой выход которого соединен с входом разрешения сложения полусумматора,выход блока нормализации соединен с вторым информационным входом регистра суммы, первый вход разрешения записи которого сое- 1Q дивен с седьмым выходом блока микропрограммного управления и вторым входом разрешения записи регистра переносов, отличающееся тем, что, с целью повышения быстродействия 15 устройства, в него введены блок анализа, дополнительный регистр и две группы элементов И, причем три младших разряда регистра множителя соединены с первой группой входов блока 20 анализа, вторая группа входов которого соединена с группой выходов дополнительного регистра, входы сброса и разрешения записи которого соединены с первым и третьим выходами соответ25 ственно блока микропрограммного

управления, первые входы элементов И четвертой группы соединены с первыми входами элементов И пятой и шестой групп, выходы которых соединены с

30 пятыми и шестыми входами соответственно элементов ИЛИ группы, первый, второй, третий, четвертый, пя-тый и шестой выходы блока анализа соединены с вторыми входами элементов И

первой, второй, третьей, четвертой, пятой и шестой групп соответственно, информационные входы первого, второго и третьего разрядов дополнительного регистра соединены с седьмым,

Q восьмым и девятым выходами блока анализа соответственн.о, десятый, одиннадцатый, двенадцатый и тринадцатый выходы которого соединены с первым, вторым, третьим и четвертым

входами логического условия соответственно блока микропрограммного управления, вход задания константы которого является входом задания кон.станты устройства, входы сброса

50

55

и разрешения сдвига регистра суммы соединень с входами сброса и разрешения записи соответственно регистра коррекции, информационный вход и выход которого соединены соответственно с выходом знакового разряда регистра суммы и третьим информационным входом регистра переносов, восьмой и девятый выходы блока микропрограммного управления соединены с вторым и третьим

91339551 О

входами элемента ИЛИ, второй вход переносов, выход переноса полусумма- разрешения записи регистра суммы сое- тора соединен с вторым входом блока динен с десятым выходом блока микро- контроля сумматора, двенадцатый вы- программного управления, одиннадца- ход блока микропрограммного управле- тый выход которого соединен с третьим ния является выходом признака .оконвходом разрешения записи регистра

чания умножения устройства.

44.

гб 27 1 243

У

срцг.2

4 5

жФ ж ФФ Ф фффффф

8 4ff 47 9 50 57 52 535 55Sff ФагЗ

У51 .j

,яус/ W- BZ

, п/: / ;, и

(ff)i-(2};(9} -mm}. ,l37))-- 0

У

вз

W нормилизооано J

JL

65

/

Ь6

r4 ,W,«2,

uf7G)

7

±.

йВ

( 1 /62)

Редактор Е.Папп

Фиг.Ч

Составитель Н.Маркелова Техред М. Ходанич

Заказ 4222/38 Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4

59

Ф Г52)- f

(slt,

X „X

Г57 нормализовано}

X. m;

/

У:

B/2Ч

)

a/7

i .

6/j V

П2)-

5/5

( ( (60

JL

Ы6

Корректор А.Обручар

Изобретение относится к вычис ги- тельной технике и может быть использовано в процессорах ЦВМ с повьшенной достоверностью обработки данных. Целью изобретения является повышение быстродействия устройства. Это достигается тем, что устройство для умножения, содержащее регистр 7 множимо-, го, регистр 8 обратного кода множимого, блок 25 микропрограммного управm пт /21Г V I (Л Ш9 со 00 со ел 9иг.1 №