Способ аналого-цифрового преобразования и устройство для его осуществления Советский патент 1987 года по МПК H03M1/46 

1

Изобретение относится к вычислительной и электроизмерительной технике, а точнее к способу преобразования аналоговых величин, например на- , в цифровой код, и может быть использовано в информационно- измерительных системах.

Цель изобретения - упрощение способа преобразования.

На фиг. 1 приведена функциональная схема устройства, реализующего предлагаемый способ аналого-цифрового преобразования; на фиг. 2 - временная диаграмма процесса преобразования, где надписи в виде комбинаций

Входное напряжение

,,,

,,,.V8,0/4V 3/4V K«;Vex rVu.K

Значение 1 - соответствует результату , а значение О - соответствует результату ;.

В первом и третьем случаях (комбинация 00 или 11 ) второму разряду кода промежуточного результата присваивают значение О, и сравнивают входное напряжение с эталонными напряжениями третьего разряда, т.е. с напряжениями 1/8 V, и 7/8 V (фиг.2). При этом также возможны три варианта с результатамисравнения 00, 10 и 11. Далее производят сравнение с эталонными напряжениями четвертого разряда, т.е. 1/16 15/16 щ (в случаях 00, 11), или с суммарными эталонными напряжениями третьего и четвертого разрядов 3/16 V, и 13/16 (случае 10), получают при этом коды промежуточного результата 0000...ООП, которые в третьем случае (результат сравнения I1) инвертируют и получают коды результата аналого-цифрового преобразования от 0000... ООП до 1100... 1111. Процесс преобразования в этих случаях производят за три такта (этапа) .

Если результат сравнения 10 (второй случай), второй разряд кода промежуточного результата оставляют в значении 1, а входное напряжение сравнивают с суммарньпчи эталонными второго и третьего разрядов (3/8 V и 5/8 ), где также возможны три

526502

их двух цифр показывают результат сравнения в конце данного такта.

Пример конкретного выполнения способа четырехразрядного аналого-цифрового преобразования.

Преобразование начинают со сравнения входного напряжения с эталон10 ными напряжениями второго разряда, равными 1/4 V и 3/4 V , где V - эталонное напряжение, соответствующее максимальному входному сигналу, причем возможны три случая, которым

15 соответствуют три результата сравнения :

сравнения V с эталоном О

О

О 1

в

варианта с результатами сравнения 00, 10 и II. В первом и третьем случаях (00 и 11), третий разряд кода промежуточного результата обнуляют и сравнивают входное напряжение

с эталонными напряжениями 5/16 V и 11/16 , получают коды результата преобразования 0100; 010 или 1010; 1011 (после инвертирования в третьем случае).

Если результат сравнения 10, тре

тии разряд кода предварительного

результат;; оставляют в значении 1 , входное напряжение сравнивают с эта- лоннь ми напряжениями 7/16 и

9/16 V, . При Vg i7/16 V получают код преобразования 0110, при Vgj,7/7/16 Ущ - код 1001 и преобразование заканчивают, при 7/16 6 V получают код 0111, после чего осуществляют четвертый такт преобразования. В этом случае старшему разряду кода промежуточного результата присваивают значение 1, а остальным - О (код 1000), эталонные напряжения 8/16 Ущ|, 1,2 V 1 сравнивают с входным напряжением, тогда, если V. :1/2 V. (результат сравнения 00), код промежуточного результата инвертируют и получают код результата

преобразования - 0111, если же V, то код предварительного результата не инвертируют, и получают код результа1а аналого-цифрового преобразования 1000.

Устройство, реализующее предлагаемый способ аналого-цифрового преобразования, содержит генератор 1 тактовых импульсов, блок 2 управления, выполненный на элементе 3 запрета, регистре 4 сдвига, триггере 5, группе элементов И 6, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7, регистр, выполненный на RS-триггерах.8, цифроана- логовьй преобразователь (ЦАП) 9, компараторы 10 и 11, элемент И 12 определения окончания преобразования блок 13 инвертирования выходного кода, выполненный на элементе И 14, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 15, триггере 16, группе элементов ИСКЛЮЧАЩЕЕ ИЛИ 17.

Устройство работает следующим образом..

При окончании импульса запуска разрешается работа блока 2 управления (фиг. 1), триггер 16 обнуляется, триггеры 8 по R-входам устанавли - ваются в О, а триггер 8 второго разряда по S-входу устанавливается в 1. На входы ЦАП 9 поступает код 010...О, соответствующий выходным напряжениям , и Vj 3/4 Ч , с которыми при помощи ком- параторов 10 и II сравнивается входное напряжение. Если входное напряжение меньше V или больше или равно V, на выходах компараторов появятся уровни логических О или 1 соответственно, а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7 - уровень 1, если же , то выходе компаратора 10 будет 1, а на выход компаратора 11- О. При этом на вы ходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7 будет О. С приходом первого тактового импульса, на выходе первого разряда регистра сдвига 4 появится им,, ;( -1)/2ПЗУ,„ элемента И 14 постоян 0.

50

пульс опроса, .который разрешает сброс g 8. ЕслижеИ находится в диапазо- в О триггера 8 второго разряда через первый элемент И 6 в том случае, если на выходе элемента 7 - 1.

Если на выходе О, то триггер 8 второго разряда останется в состоянии 1. Этот же импульс устанавливает по S-входу триггер 8 третьего разряда в состояние 1. На следующих тактах процесс повторяется, причем, если Vg 1/2 , на выходе компара- -тора 11 на всех тактах будет уровень О, логические сигналы с выхода компаратора 10, проходя через элемент 7, инвертируются, и превьшге55

не значений то на выходе

но присутствует уровень О, тригг 16 остается в состоянии О, в результате чего код с выходов тригге ров 8 проходит без изменений через группу .элементов 17 на шины выходн го кода. В этих случая с аналого-ц ровое преобразование заканчивается за п-1 тактов.

Если, же входное напряжение Ha:go дится в диапазоне значений (2 -l), (2 +1),, т |к концу п-1 такта на выходе элемен

IQ-15

20

25 зо „ до 52650

ние V

над V на каком-либо такте приведет к увеличению кода, подаваемого на входы ЦАП 9 с выходов триггеров 8, а если ,/2 V, , на выходе компаратора 10 будет 1, сигналы с выхода компаратора 1 1 будут прохо - дить через элемент 7 без изменения, и если на каком-либо такте , то это приведет к уменьшению кода, поступающего на входы ЦАП 9 (и к увеличению. V 2), а если , то код, . поступающий на входы ЦАП 9, увеличивается (напряжение V уменьшается). Процесс уравновешивания повторяется п-1 раз, причем если V находится в диапазоне значений -1) или ( +1) V.

в.

ШК LV- - luK

, чему соответствуют коды от 000...О до О И...О, поступающие на входы ЦАП 9, то импульсом опроса, поступившим с выхода n-l разряда регистра 4 сдвига, сбрасьшается триггер 8 младшего разряда через соответствующий элемент И 6 и устанавливается в состояние 1 по входу триггер 5, который блокирует поступление очередных тактовых импульсов от генератора 1 тактовых импульсов на вход регистра сдвига 4 через элемент запрета 3. К этому моменту определяется состояние триггера 16, причем, если входное напряжение находится в диапазоне ( +1)/2 1 V,. V .V, на выходе элемента И 14, по крайней мере один раз появлялся уровень I, который через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15 (на второй вход которого поступает уровень О с выхода триггера 8 старшего разряда) установил триггер 16 по S-входу в состояние 1. Уровень 1 с выхода триггера 16 разрешает группе элементов 17 инвертировать код с выходов триггеров ,

,, ;( -1)/2ПЗУ,„, элемента И 14 постоян- 0.

0

g 8. ЕслижеИ находится в диапазо-

5

не значений то на выходе

но присутствует уровень О, триггер 16 остается в состоянии О, в результате чего код с выходов триггеров 8 проходит без изменений через группу .элементов 17 на шины выходного кода. В этих случая с аналого-цифровое преобразование заканчивается за п-1 тактов.

Если, же входное напряжение Ha:go- дится в диапазоне значений (2 -l), (2 +1),, то |к концу п-1 такта на выходе элемента

7 будет уровень О, триггер 8 младшего разряда через соответствующий элемент И 6 сброшен не будет, на входы ЦАП 9 будет поступать код 011... 1, триггер 5 останется в состоянии О. Уровни 1 с выходов триггеров 8 младших разрядов поступают на п-1 входов элемента И 12 окончания преобразо вания, на оставшийся вход которо-1о Д соответствующего результатам

го поступает импульс опроса с выхода п-1 разряда регистра 4 сдвига. На выходе элемента И формируется уровень 1, сбрасывающий триггеры 8 младших разрядов, триггер 16 и устанавливающий в состояние I триггер 8 старшего разряда. На входы ЦАП 9 поступает код 100...О, под действием которого ЦАП 9 вырабатывает выходные уровни V V2( ) V, l/2 V,,, Так как триггер 5 остался в состоянии О, то очередной тактовьгй импульс с выхода элемента 3 запрета поступает на вход регистра 4 сдвига и начинается п-ный тлкт преобразования, в конце которого появится импульс на выходе п-разряда и установи триггер 5 в состояние 1, цикл преобразования на этом заканчивается.

К этому моменту определяется состояние триггера 6. Если V,, 1/2 V, ра выходах компараторов 10 и 11 присутствуют уровни О, с выхода элемента И 14 поступает уровень О, на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15, на второй вход поступает уровень 1 с выхода триггера 8 старшего разряда, в результате ч его триггер 16 установится в состояние 1 по S-входу и разрешит инвертирование группой элементов 7 кода 100...О с выхода триггеров 8, выходной код примет значение 011 ... 1 , а если Ущ, , на оба входа элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 поступают уровни 1, триггер 16 остается в состоянии О, инвертирования кода 100...О не происходит.

Таким образом, случае когда и g находится в пределах () /2 J -bO/i V,, процесс .преобразования происходит за п тактов, а во всех остальных случаях - за.п-1.

Формула изобретения

. Способ аналого-цифрового преобразования, основанный на поразрядном уравновешивании входного сигнала и заключающийся в потактном сравнении его одновременно с эталонами первого и второго эталонньпс сигналов, начальные значения которых соответственно составляют 1/4 и 3/4 макси- .мального входного сигнала, с последующим формированием выходного ко

сравнения в каждом разряде, отличающийся тем, что, с целью упрощения, эталоны второго эталонного сигнал а формируют путем вычитания соответствующего эталона первого эталонного сигнала из значения, равного максимальному входному сигналу, а эталоны первого эталонного сигнала в каждом (i+)-M разряде формируют в два раза меньшими эталона i-ro разряда, причем в каждом L-M такте сравнения, если преобразуемый сигнал меньше (2 +1)/2 максимального входного сигнала и больше ( )/2

максимального входного сигнала, производят дополнительный такт сравнения прёобра эуемого сигнала с эталоном, равным половине максимального входного сигнала, и в случае превышения входным сигналом эталона или равенства их, формируют в старшем разряде код 1, в остальных О, а при превышении эталоном входного сигнала формируют в старшем разряде код О, а в остальных 1.

2. Устройство для аналого-цифрового преобразования, содержащее два компаратора, первые входы которых являются входной шиной, вторые входы соединены с первым и вторым выходами цифроаналогового преобразователя, а выходы подключены к первому и второму входам блока управления, третий вход которого соединен с выходом

генератора тактовых импульсов, отличающееся тем, что в него введены регистр, выполненный на RS-триггерах , блок инвертирования выходного кода, элемент И оп ределения окончания преобразования, а циф- ровые входы цифроаналогового преобразователя соединены с выходами RS- триггеров. соответствующих разрядов, S-вход RS-триггера п-го старшего

разряда, первые К-входы RS-триггеров всех разрядов, кроме старшего, и первый вход блока инвертирования выходного кода соединены с выходом элемента И определения окончания

преобразования, S-вход RS-триггера (n-l)-ro разряда, R-вход RS-триггера n-го разряда и вторые R-входы RS- триггеррв остальных разрядов, кроме (n-l)-ro объединены с шиной запуска и вторым входом блока инвертирования выходного кода, третий и четвертый входы которого соединены с выходами компараторов соответственно, второй R-вход RS-триггера (n-l)-ro разряда и третьи R-входы RS-триггеров остальных разрядов, кроме п-го, соединены с соответствующим выходом первой группы выходов блока управления, S-входы RS-триггеров остальных разрядов, кроме п-го и (n-l)-ro, подключены к соответствующим выходам второй группы выходов блока управления, четвертый вход которого является шиной запуска, третий выход соединен с первым входом элемента И определения окончания преобразования, остальные входы которого соединены с выходами соответствующих RS-триггеров и объединены с соответствующими входами первой группы входов блока инвертирования выходного кода, пятый вход которого соединен с выходом триггера п-го разряда.

3. Устройство по п. 2, отличающееся тем, что блок управления выполнен на регистре сдвига, триггере, элементе запрета, группе элементов И, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, входы которого являются соответственно первым и вторым входами блока, выход соединен с первыми входами элементов группы элементов И,

вторые входы которых подключены к (n-l)-M выходам регистра сдвига соответственно, а выходы являются выкода- ми первой группы выходов блока, выходами второй группы выходов которого являются п-2 выхода регистра сдвига, (п-1)-й выход которого является третьим выходом блока, п-й выход соединен с D-входом триггера, S-вход

которого подключен к выходу последнего элемента И группы элементов И, R-вход объединен с входом разрешения счета регистра сдвига и является

четвертым входом блока, С-вход объединен с С-входом регистра сдвига и подключен к выходу элемента запрета, первый вход которого соединен с выходом триггера, а второй вход является третьим входом блока.

4. Устройство по п. 2, отличающееся тем, что блок Инвертирования выходного кода вьшолнен на элементах И, ИСКЛЮЧАЮЩЕЕ ИЛИ,

триггере, группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых являются группой входов блока, вторые входы объединены и подключены к выходам триггера, а выходы являются соответствующими выходами блока, при-- чем первьм и второй входы элемента И являются третьим и четвертым входами блока соответственно, выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, второй вход которого является пятым входом блока, а выход соединен с. S-входом триггера, первый и второй R-входы которого являются соответственно первым и вторым входами блока.

Изобретение относится к области вычислительной и электроизмерительной техники. Цель изобретения - упрощение. Способ аналого-цифрового преобразования основан на поразрядном кодировании. Отличительной особенностью является то, что входную величину уравновешивают двумя наборами эталонов Р и Q, а уравновешивание начинают с эталона Р величиной, вдвое меньшей максимальной, и соответствующего ему эталона Q. В устройство, реализующее способ, введед1ы блок инвертирования Выходного кода, элемент И определения окончания преобразования и регистр триггеров. 2 с. и 2 3.п. ф-лы, 2 ил. с Ф (Л оо ел ю О) ел