Цифровой интегратор последовательного переноса Советский патент 1987 года по МПК G06F7/64 

1

Изобретение относится к вычислительной и информационно-измерительной технике, а именно к системам ав томатического управления и может на ти применение в системах числового, программного управления , а также в измерительных и вычислительных устройствах.

Цель изобретения - повышение быстродействия интегратора.

На чертеже представлена структурная схема интегратора.

Интегратор содержит регистр 1 управляющего кода, управляемый делитель 2 частоты, блок 3 памяти таблицу приращений, первый 4 и второй 5 рдвиговые регистры, первый элемент, И 6, элемент ИЛИ 7, второй элемент И 8, вход 9 начальной установки интегратора, информационньй вход 10 интегратора, входы 11 управляющего кода интегратора, выход 12 интегра- тора, вход 13 импульса записи интегратора.

Изобретение реализует цифровой итегратор на основе сдвигового регисра, закон функционирования которого совершенно аналогичный закону функц онирования двоичного умножителя. Дл последнего характерно следующее:

а) число выходных импульсов посл поступления х входных равно

M-t

ent

+ Т

1 0

k-i

где а - значение цифр управляющего

)

кода, причем а;

О или 1; при сведении импульсов с выхо-. дов делителя частоты двоичного умножителя в один канал не происходит наложения импульсов один на другой;

число выходных импульсов интегратора за время Т равно

-. 1

X dt

Интегратор работает следукщим образом.

Управляющее слово, определяемое числом импульсов, которые необходимо сформировать на выходе 12 интегратора за 2 входных импульсов, поступа-. ющих на второй вход 10 интеграторов, записывается в регистр 1 с входов 11 при импульсе на выходе. Старшие M-N

разряды управляющего слова поступают на входы блока 3, где по указанному адресу хранится значение многоразряд- ного приращения, периодически повто- ряннцегося при формировании заданной частотно-импульсной последовательности. Импульсы-вставки, которые отсутствуют в периодически повторяющейся

Q частотной последовательности, получаемой при циклическом сдвиге многоразрядного приращения, записанного в блоке 3, формируются N-разрядным делителем 2. При значении логического

5 нуля на входе 9 старщий разряд сдвигового регистра 4 принимает значение логической единицы, а остальные разряды регистра - значение логического нуля. При значении логического нуля

Q на входе 9 интегратора в сдвиговый регистр 5 записывается значение информационного слова, поступающего с блока 3. При значении логической единицы на входе интегратора сдвиго5 вые регистры 4 и 5 переключаются с режима установки в режим сдвига, причтем сдвиговые регистры 4 и 5 вы- полняются циклическими.

Таким образом, в сдвиговом регист-

0 ре 4 осуществляется циклический сдвиг логической единицы, записанной в жиме установки в старший разряд регистра, а в сдвиговом регистре 5 - циклический сдвиг информационного слова, поступающего с блока 3 памяти. Разрядности сдвиговых регистров 4 и 5 совпадак1Т и равны .,

В блоке 3 хранятся значения информационных слов, циклический сдвиг которых обеспечивает формирование частотно-импульсной последовательности с заданной структурной повторяемостью.

Старшие M-N разряды управляющего слова, хранящегося в регистре 1, определяют адрес соответствующего информационного слова, единичные значения которого определяются согласно выражению

5

0

5

50

)

А;

t )

где р 5

номер разряда информационного слова, формируемого на выходе блока 3; номер разряда входного управляющего слова, причем 1 I соответствует старший М-разряд управляющего слова;

31

i 2 (М-1)-разряд управляющего слова и т.д.. (т.е. индекс i определяет порядковый номер рассматриваемого раз- ряда управляющего слова по отношению к его старшему разряду);

А; - равное О или 1, соответствует значению i-ro разряда входного управляющего слова;

k .- текущий параметр; k-1,2,3, Значение р выбирают с интервала 0 pi:iM-N. Так при значении управля- ющего слова, равном 13,5 01101, М 5, N 3 на выходе блока 3 формируется значение 0010. Младшие три разряда (в данном случае 101) поступают на двоичный умножитель, который формирует импульсы-вставки.

Частота следования импульсов на делитель 2 меньше входной частоты импульсов, поступающих на вход 10 интегратора в раз.

Формирование выходной частотно- импульсной последовательности осуществляется циклическим преобразованием информационного слова, поступающего с блока 3, с параллельной формы в последовательную и добавлением в определенные тактовые моменты времени шшульсов-вставок, формируемых двоичным умножителем.

Рассмотрим более подробно работу интегратора на числовом примере. Пусть разрядность предлагаемого цифрового интегратора равна пяти, т.е. М 5. Следовательно, за 2 тактов интегратор должен сформировать число импульсов, равное управляющему коду, подаваемому на вход 11 и хранящемуся в регистре 1. Например, если на вход 11 поступает управляющий код, равньй 13, то за 32 такта предлагаемый ин- тегратор должен сформировать тринадцать импульсов на выходе 12.

Выходная последовательность предлагаемого интегратора точно должна соответствовать выходной последовательности двоичного умножителя (интегратора последовательного переноса) при том же управляющем коде. Обозначим наличие импульса в тактовый момент времени в выходной последовательности через 1, а отсутствие импульса через О. Выходная последовательность 5-разрядного двоичного умножйтеля при управляющем коде 13 имеет вид 001 10010001100110011001000П0010. Разобьем указанную последовательность на восемь грутш:

ООП 0010

ООП 0010 ООП

(1)

Из зтого следует, что указанные группы идентичны в течение первых трех тактов внутри каящой группы. Это особенность работы двоичного умножителя, поскольку импульсы в последнем снимаются с выходов обычного двоичного счетчика, причем импульсы, с выходов счетчика повторяются через строго определенные промежутки времени. Воспроизвести указанные группы за исключением импульсов в четвертом такте можно путем циклического сдвига в сдвиговом регистре слова 0010. Импульсы в четвертом такте в каждой группе последовательности (1) формируются в определенные промежутки времени.

Запишем в двоичной форме управляющий код, равньш 13

13,0 01101...

Младшие три разряда управляющего кода равны 101, т.е. пяти. Это означает, что указанные разряды принимают участие в формировании пяти импульсов. Совершенно очевидно, что старшие два разряда обеспечивают форми- рование восьми импульсов (ОЮОО 8 ,0 ).

Сопоставим указанное с формируемой двоичным умножителем частотной последовательностью. Импульсы в.1 - 3-м тактах каждой группы определяются старшими двумя разрядами управля- кщего кода 13. Их общая численность равна восьми. Импульсы в четвертом такте каждой группы определяются мпадшими тремя разрядами управляющего кода. Их пять (в 1, 3, 4, 5, 7 группах). Указанная особенность следует из закона функционирования двоичного умножителя.

В предлагаемом интеграторе старшие два разряда управляющего кода (в нашем случае 01, поскольку 13,д 01101) поступают из регистра 1 на блок 3j где по адресу 01 записано слово 0010. Очевидно, что цикличесКИМ сдвигом последнего в сдвиговом регистре 5 мы полностью сымитируем работу двоичного умножителя от старших двух разрядов при управлякщем коде 01101. При этом за 32 такта, т.е. за восемь полных сдвига слова 0010 мы получаем восемь импульсов. Младшие три разряда управляющего ко да (разряды 101) с регистра I поступают на 3-разрядньй двоичньй делитель, которьш за 32 такта входного сигнала, поступающего на вход 10 интегратора, формирует пять импульсов, поскольку управляющий код для него также равен пяти. Делитель 2 должен формировать для каждой группы из четырех импульсов импульс,, совпадающий во времени с четвертым импульсом в группе (1). Очевидно, что входная частота для делителя 2 должна быть ниже частоты импульсов на входе 10 интегратора и входе сдвига регистра 5 в четыре раза, поскольку делитель 2 формирует один импульс для группы из четырех импульсов, формируемых на выходе сдвигового регистра 4. Это в свою очередь и определяет разрядность делителя 2, равную трем, поскольку последний формирует пять импульсов (для рассматриваемого примера) для восьми групп (8 32t4).

Для того, чтобы просинхроиизиро- вать время формирования импульсов двоичным делителем 2 к началу четвертого импульса, в рассмотренных группах (1) вводится сдвиговый регистр 4 и элемент 8.

я

Ф О р мула изобретени

Цифровой интегратор последовательного переноса, содержащий. М-разряд- ный регистр управляющего кода (М - разрядность управляющего слова), уп-

я

Составитель А. Чеканов Редактор Л. Лангазо Техред Л.Сердюкова Корректор Л. Лилипенко

6000/50

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород,, ул. Проектная, 4

7956 .6

равляемый делитель частоты, причем входы управляющего кода интегратора соединены с информационными входами регистра управляющего кода, вход синхронизации которого соединен с входом импульса записи интегратора, выходы младщих разрядов регистра управляющего кода соединены с управля- 0 ющими входами управляемого делителя частоты, отличающийся

тем, что, с целью повьшения быстро15

20

25

действия, он содержит блок памяти таблицы приращений5, два сдвиговых регистра, два злем€;нта И, элемент ИЛИ, причем информгщионньй вход интегратора соединен с входами синхронизации первого и второго сдвиговых регистров и первым входом первого элемента И, выход которого соединен с первым входом зл гмента ИЛИ, выход которого .соединен с выходом интегратора, вход начальной установки интегратора соединен с управляющими входами первого и второго сдвиговых регистров, выход старщего разряда первого сдвигового регистра соединен с информационным входом младшего разряда первого сдвигового регистра, первым входом второго элемента И и информационным входом управляемого делителя частоты, выход которого соединен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выходы старших разрядов регистра управляющего кода соединены с адресными входами блока памяти таблицы приращений, выходы которого соединены с ин- Q формационными входами второго сдвигового регистра, выход старшего разряда которого соединен с информационным входом младшего разряда этого же регистра и вторым входом первого элемента И.

30

35

Изобретение относится к области автоматики и вычислительной техники и может найти применение в системах числового программного управления, а также в измерительных и вычислительных устройствах. Цель изобретения - повышение быстродействия. Устройство содержит регистр 1 управляющего кода, управляемый делитель 2 частоты, блок 3 памяти таблицы приращений, сдвиговые регистры 4, 5, элементы И 6, 8, элемент ИЛИ 7. Цель достигается за счет замены операций счета и сложения на операцию сдвига. 1 ил... С СП СЛ О5