Устройство для суммирования @ -разрядных чисел Советский патент 1986 года по МПК G06F7/50 H03M7/00 

ND

СО

со

Изобретение относится к вычислительной технике и может быть использовано при построении сумматора для сложения нескольких числе, а также при построении двоично-десятичных преобразователей.

Цель изобретения - расширение функциональных возможностей, заключающихся в обеспечении преобразовани двоично-десятичного кода в двоичный.

На фиг. 1 приведена структурная схема предложенного устройства, на фиг. 2 - содержимое памяти постоянного запоминающего блока, на фиг. 3 содержимое памяти ассоциативного запоминающего блока для примера суммирования пяти п-разрядных двоичных слагаемых, на фиг. 4 - содержимое памяти постоянного запоминающего блока для третьей тетрады (разряд сотен преобразуемого двоично-десятичного числа.

Устройство содержит постоянный запоминающий блок 1, ассоциативный запоминающий блок 2, группу элементон И 3, элемент И 4, группы элементов И 5, 6, группы 7, 8 элементов задержки, группу входных регистров 9 и группу постоянных; запоминающих блоков 10, первый и второй входы 11 и 12 синхронизации., первый 13 и второй 14 тактовые входы, информационный вход 15 устройства, информационный вьтход 16..

Работа устройства осуществляется следующим образом.

По информационным входам 15 устройройства в зависимости от того, какую операцию необходимо выполнить, происходит запись в регистры 9 группы по управляющим тактовым входам 13 и 14 устройства.

В случае операции преобразования чисел из двоично-десятичной системы счисления в двоичный код происходит запись во входные регистры с выходов группы постоянных запоминающих блоков по тактовому сигналу, подаваемому по входу 13, а в случае операции сумм11рования нескольких двоичных чисел происходит непосредственная запи суммируемых слагаемых в соответствующие регистры 9 группы по тактовому сигналу, подаваемому к входу 14 устройства.

Рассмотрим работу устройства в случае выполнения им операции суммирования нескольких чисел.

По импульсу, поданному на тактовый вход 14, происходит непосредственная запись суммируемых слагаемых с информационных входных входов 15 в соответствующие регистры 9. При подаче тактового импульса на второй вход 11 синхронизации устройства на первые входы элементов И 3 группы подаются одноименные разряды суммируемых слагаемых, которые в течение тактового импульса определяют адрес слова, считываемого из первого постоянного запоминающего блока 1. Считанное слово из первого запоминающего блока 1 само является частью признака, подаваемого на признаковые входы ассоциативного запоминающего блока 2, причем все разряды, кроме мпадщего, задерживаются на один такт Остальной частью признака являются все, кроме старшего, разряды считываемые из ассоциативного запоминающего блока 2, которые задерживаются на один такт. Сформированный признак дополнительно синхронизируется на элементах И 4-6 путем подачи сигнала по входу 12 синхронизации устройства, передний фронт которого начинается позже, а задний раньше тактового импульса, подаваемого по входу 11 синхронизации устройства. Эта мера вызвана неидеальностью элементов 7 и 8 задержки.

В том же такте, в котором был подан разрядный срез слагаемых на выводе 16 ассоциативного запоминающего блока 2, появляется одноименный вы,ходной разряд.

Таким образом, на выходе получается результат суммирования в последовательном коде, причем количество тактов, за которое вычисляется сумма, равно

ги) п + log,N,

где i(ч) количество затрачиваемых

тактов; п - разрядность суммируемых

слагаемых, N - количество одновременно

суммируемых слагаемых,представленных в двоичной системе счисления.

Рассмотрим работу устройства для случая суммирования пяти операндов (см. фиг. 2 и 3).

Слагаемые: 1. 000, 2. 011, 3.111, 4. 101, 5. 011.

Обрабатываемые срезы (одноименные разряды всех слагаемых) на первых входах элементов И 3 второй группы будут иметь следующий вид:

1. 01111, 2. 01101, 3. 00110.

В тече.ние первого тактового импульса, поданного на вход 11 синхрониз ции устройства, на вход встроенного дешифратора адреса .постоянного запоминающего блока 1 (ПЗБ 1), через соответствующие элементы И 3 групы подаются младшие разряды суммируемых слагаемых, т.е. адрес имеет вид 01111. По указанному адресу из постоянного Запоминающего блока 1 считывается в том же такте слово 011 первый разряд которого О (сумма по модулю два обрабатываемого среза) без задержки подается на первый вход элемента И 4, а остальные разряды 11 через элементы 7 задержки группы подаются на входы элементов И 5 группы. Так как в первом такте из ассоциативного запоминающего блока 2 (АЗБ 2) ничего не считывалось, то к приходу первого импульса по входу 12 синхронизации устройства, на входах элементов И 4-6 сформируется ассоциативный признак О 00 00, который с приходом импульса по входу 12 подаются через выходы соответствующих элементов И 4-6 на признаковые входы блока 2. Следовательно, в первом такте из блока 2 считывается слово 000, первый разряд которого О является младщим разрядом искомой суммы.

В течение второго импульса, поданного на тактовый вход 11 синхронизации устройства, на вход встроенного дешифратора адреса блока 1 через соответствующие элементы И 3 подается второй разрядный срез слагаемых 01101. По указанному адресу из блока 1 считывается слово 101, первый разряд которого 1 без за.держки подается на вход элемента И 4 а остальные разряды 10 через элементы 7 задержки группы - на первые входы элементов И 5 третьей группы. К приходу второго импульса по первому входу 12 синхронизации устройства на первых входах элементов И 4-6 сформируется ассоциативный признак 111 00, который с приходом импульса по входу 12 подается через выходы соответствующих элементов И 4-6 на признаковые входы блока 2, из которого считывается слово 101, первый разряд которого 1 является вторым разрядом искомой суммы.

в течение третьего импульса, поданного на вход 11 синхронизации устройства, на вход встроенного дешифратора адреса блока 1 через соответствующие элементы И 3 группы подается третий разрядный срез слагаемых 00110. По указанному адресу из блока 1 считывается слово 001, первый разряд которого О без задержки подается на вход элемента И 4, а остальные разряды 01 через элементы 7 задержки группы - на входы элементов И 5 группы. К приходу третьего импульса по входу 12 синхронизации устройства на входах элементов И 45 сформируется ассоциативный признак О 01 01, который с приходом импульса по входу 12 подается через выходы соответствующих элементов И 4-6 на признаковые входы ассоциативного запоминающего блока 2, из которого считывается слово 100, первый разряд которого О является Третьим разрядом искомой суммы.

В течение четвертого импульса, поданного на вход 11 синхронизации, на входе встроенного дешифратора ад-реса блока 1 сформируется адрес 0000 так как имеющиеся разрядные срезы уже обработаны. По указанному адресу из блока 1 считывается слово 000, и на признаковые входы блока 2 с приходом четвертого импульса по входу 12 синхронизации поступает ассоциативный признак О 01 01, соответственно из ассоциативного запоминающего блока 2 считьшается слово 100, первый разряд которого О есть четвертый разряд искомой суммы.

В течение пятого (последнего) импульса, поданного на вход 11 синхронизации устройства, на входе встроенного дешифратора адреса блока 1 сформируется адрес 00000. По указанному адресу из блока 1 считывается слово 000, и на признаковые входы блока 2 с приходом пятого импульса по входу 12 синхронизации поступает ассоциативный признак О 00 01, соответственно из 2 считьшается слово 001, первый разряд которого 1 есть пя-. тьй (последний) разряд искомой суммы.

Таким образом 000,2 + 111 + 101 + + Ollj, -f 011, 10010. 5 Рассмотрим работу устройства в случае выполнения им операции преобразования двоично-десятичных чисел в двоичный код. По информационным входам 15 устства исходное преобразуемое двоичнодесятцчное число поступает на соответствующие адресные входы-группы постоянных запоминающих блоков, с вы ходов которых по тактовому импульсу поданному на 13 вход устройства, про исходит запись считанной информации в блок регистров. Считанная информация представляет собой двоичные слагаемые, соответствующие десятичным тетрадам исходного преобразующего числа. Таким образом, дальнейшая ра бота устройства аналогичнасуммированию нескольких чисел, описанному вьпце. Пример . Пусть необходимо преобразовать следующее двоично-десятичное число 0010 1001),j,Q в двоичный код. Каждая тетрада преобразуемого числа яв ляется адресом для соответствующего постоянного запоминающего блока. По указанному адресу из соответствующе постоянного запоминающего блока счи тывается следующая информация, пред ставленная в двоичном коде: первая тетрада 1001, 1001 считываемая информация в двоичном коде., вторая тетрада 0010, 10100 считы ваемая информация в двоичном коде, третья тетрада 0011, 100101100 считываемая информация в двоичном коде, четвертая тетрада 0001,111110100 считываемая информация в двоичном . коде. Далее производим суммирование по лученных слагаемых согласно описанному вьше алгоритму и на выходе 16 устройства в последовательном коде получим двоичное число, которое соответствует операции преобразования .двоично-десятичного числа в двоичны Количество тактов, необходимых д преобразования п-разрядного двоично десятичного числа в двоичный код, равно m log,n. 17 Ф о рмула изобретения Устройство для суммирования п-разрядных чисел, содержащее постоянный запоминающий блок, ассоциативный запоминающий блок, первую, вторую и третью группы элементов И, первую и вторую группы элементов задержки и элемент И, первый вход которого соединен с выходом младшего разряда постоянного запоминающего блока, адресные входы которого соединены с вьп:о дами соответствующих элементов И первой группы, первые входы которых соединены с первым входом синхронизации устройства, второй вход синхронизации которого соединен с вторым входом элемента И и первыми входами элементов И.второй и третьей групп, выходы которых соответственно соединены с входами опроса первой и второй групп ассоциативного запоминающего блока, вькод младшего разряда которого является выходом устройства, а группа выходов старших разрядов через соответствующие элементы задержки первой группы соединена с вторыми входами элементов И третьей группы выходы всех разрядов постоянного запоминающего устройства, кроме младшего, через соответствующие элементы задержки второй группы соединены с вторыми входами соответствующих элементов И второй группы, выход элемента И соединен с входом опроса третьей группы ассоциативного запоминающего блока, отличающееся тем, что, с целью расширения функциональных возможностей, заключающихся в обеспечении преобразования двоичнодесятичного кода в двоичный, в него введены группа постоянных запоминаюш х блоков и группа входных регистров, первые информационные входы которых соединены с выходами соответствующих постоянных запоминающих блоков группы, входы которых соединены с входами соответствующих суммируемых чисел устройства и с вторыми информационными входами соответствующих входных регистров группы, выходы которых соединены с вторыми входами соответствующих элементов И первой группы, первые и вторые управляющие входы записи и входы синхронизации всех входных регистров соединены соответственно с первым и вторым входами управления записью устройства и первым входом синхронизации устрой- ртва.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении суммирующих устройств и двоично-десятичных преобразователей. Целью изобретения является расширение функциональных возможностей, заключающихся в обеспечении преобразования двоично-десятичного кода в двоичный. Поставленная цель достигается за счет включения в многовходовое последовательно суммирующее устройство группы преобразуювщх блоков ПЗУ и группы сдвиговых регистров, выходы которых подключены к входам суммирующего устройства. 4 ил. (Л

Фиг. 2

.З

.Ц