Устройство для умножения в дополнительных кодах Советский патент 1991 года по МПК G06F11/10 G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при построении систем автоматического контроля и диагностики.

Цель изобретения - повышение достоверности результута устройства.

На фиг.1 приведена функциональная схема устройства; на фиг.2 - схема узла параллельной свертки по модулю три; на фиг.З - схема узла последовательной свертки по модулю три; на фиг,4 и 5 - схемы выполнения третьего сумматора и третьего умножителя; на фиг.6 - схемы первого и второго умножителей; на фиг.7 - схема формирователя контрольного вычета; на фиг.8- схема формирователя коэффициентов умножения для контроля по модулю три.

Устройство содержит первый регистр 1, схему 2 инверсии, первый сумматор 3, второй регистр 4,второй 5 и первый 6 элементы И, полусумматор 7, третий элемент И 8, элемент ИЛИ 9, элемент 10 задержки, управляющий вход 11 устройства,информационный вход 12 устройства, входы 13 и 14 записи множимого и множителя устройства, тактовый вход 15 устройства, преобразователь 16 прямого кода в дополнительный, первый узел 17 параллельной свертки по модулю, первый умножитель 18, формирователь 19 коэффициентов умножения, вход 20 контрольных разрядов устройства, первый регистр 21 контрольных разрядов, первый узел 22 сравнения, первый выход 23 сигнала неисправности устройства, второй узел 24 параллельной свертки по модулю, параллельный информационный выход 25устрой- I ства, первый выход 26 контрольных разрядов устройства, первый узел 27 последовательной свертки по модулю, последова- тельный информационный выход 28 устройства, второй выход 29 контрольных разрядов устройства, второй узел 30 последовательной свертки по модулю, второй умножитель 31, второй сумматор 32, формирователь 33 контрольного вычета, второй регистр 34 контрольных разрядов, третий умножитель 35, четвертый элемент И 36, вход 37 записи контрольных разрядов устройства, триггер 38, формирователь 39 дополнительного контрольного вычета, группу 40 элементов И, третий сумматор 41, второй узел 42 сравнения, второй выход 43 сигнала неисправности устройства.

Узел 17 выполнен на элементах И-ИЛИ 44 и 45 и имеет входы 46-49 и выходы 50 и

51.

Узел 27 содержит элементы И-ИЛИ 52, 53, триггеры 54 и 55, входы 56-58 и выходы 59 и 60.

Узел 41 выполнен на элементах И-ИЛИ 61 и 62 и имеет входы 63 и 64, выходы 65 и 66 и входы 67 и 68.

Узел 35 содержит элементы И-ИЛИ 69 и 70, выходы 71 и 72 и входы 73-76.

Узел 18 образуют входы 77 и 78, элементы И-ИЛИ 79 и 80 и выходы 81 и 82.

Узел 33 содержит элемент И-ИЛИ 83, вход 84 и выходы 85 и 86. 0 Узел 19 выполнен на триггере 87 и имеет вход 88, выходы 89, 90.

Устройство работает следующим обра- зом.

Множимое X записывается в регистр 1 5 с входа 12 устройства. Множитель V записывается в регистр 4 с входа 12 устройства по сигналу с входа 14 устройства.

Сдвиг в сумматоре 3 и регистре 4 осуществляется по тактовым сигналам с входа 15 0 устройства.

Совокупность узлов 1-10 выполняют операцию умножения X и Y обычным порядком.

Контроль регистра 4, полусумматора 7, 5 элемента И 8, элемента ИЛИ 9 и элемента 10 задержки осуществляется следующим образом.

Старший знаковый разряд регистра 4 в сдвиге не участвуют, остается на месте. По- 0 следовательный код модуля множителя, формируемый на выходе полусумматора 7, узлом 1В вновь преобразуется в дополнительный и записывается в старший сдвигаемый разряд регистра 4. Таким образом, в 5 регистре 4 осуществляемся циклический сдвиг множителя. Узел 17 формирует вычет текущего состояния множителя по модулю. В умножителе 18 этот вычет множится на коэффициент К1, так что на его выходе фор- 0 мируется вычет, соответствующий исходному положению множителя. В узле 22 сравнения этот вычет сравнивается с вычетом множителя, записанным в регистр 21. Если вычеты не совпали, имел место сбой. 5 Контроль остальных блоков множителя осуществляется в соответствии с выражением:

t(K2 Выч ZciOmR + Выч 3(Вым I XI Выч I Yi l)mp + + Доп(Выч 1

Q(Bbi4(Y|).

где Выч|А( - вычет А по модулю;

(операция)тв - некоторая операция выполняется по модулю R;

Доп(Выч А) - отыскивается дополнение 5 вычета А до R;

ZcriiZfcuii - текущее значение старших и младших разрядов произведения, формирующихся на выходе сумматора 3;

Bbw(Yi) - вычет отработанных в 1-м шаге разрядов множителя;

К2,КЗ - коэффициенты;

S - знаковый разряд произведения из триггера 38.

В узле 24 свертки формируется Выч ZCTI, в умножителе 31 он домножается на коэф- фициент К2. В узле 27 свертки формируется Выч ZMni и сумматоре 32 - левая часть выражения,

В узле 30 свертки формируется Выч(У|), в умножителе 35 он умножается на Выч(Х). Если триггер 38 в состоянии О, произведение проходит через формирователь 39 без изменения. Если в триггере 38 код 1, в формирователь 39 отыскивается его дополнение. В сумматоре 41 произведение выче- тов (или его дополнение) складывается с нулем (если в триггере 38 код О) или с коэффициентом КЗ (если в триггере 38 код 1). В узле 42 сравнения левая и правая части выражения сравниваются. При несов- падении на выходе 43 устройства формируется сигнал неисправности.

Формула изобретения

Устройство для умножения в дополнительных кодах по авт. св. № 1081640, о т л и- чающееся тем, что, с целью повышения достоверности результата устройства, в него введены второй и третий сумматоры, четвертый элемент И, три умножителя, два узла сравнения, группа элементов И, триггер, два узла параллельной свертки по модулю, два узла последовательной свертки по модулю, два регистра контрольных разрядов, преобразователь прямого кода в дополнительный, формирователь коэффициентов умножения, формирователь контрольного вычета и формирователь дополнительного контрольного вычета, причем выход второго регистра соединен с информационным входом первого узла параллельной свертки по модулю, выход которого соединен с первым информационным входом первого умножителя, выход результата которого соединен с первым информационным входом первого узла сравнения, выход которого является первым выходом сигнала неисправности устройства, выход старших разрядов результата первого сумматора является параллельным информационным выходом устройства и соединен с информационным входом второго узла параллельной свертки по модулю, выход которого является первым выходом контрольных разрядов устройства и соединен с первым информационным входом второго умножителя, выход результата которого соединен с первым информационным входом вторго узла сравнения, выход которого является вторым выходом сигнала неисправности устройства, выход младшего разряда результата первого сумматора

является последвоательным информационным выходом устройства и соединен с соответствующим разрядом информационного входа первого узла последовательной свертки по модулю, выход которого является вторым выходом контрольных разрядов устройства и соединен с вторым информационным входом второго сумматора, выход суммы полусумматора и инверсный выход знакового разряда второго регистра соединены соответственно с первым и вторым информационными входами преобразователя прямого кода в дополнительный, выход которого соединен с информационным входом знакового разряда второго регистра, выход суммы полусумматора соединен с соответствующим разрядом информационного входа второго узла последовательной свертки по модулю, выход которого соединен с первым информационным входом третьего умножителя, информационный и тактовый входы первого регистра контрольных разрядов подключены соответственно к входам контрольных разрядов и записи множителя устройства, выход первого регистра контрольных разрядов соединен с вторым информационным входом первого узла сравнения, знаковый разряд информационного входа устройства и вход контрольных разрядов устройства соединены с соответствующими разрядами информационного входа формирователя контрольного вычета, выход которого соединен с информационным входом второго регистра контрольных разрядов, тактовый вход которого подключен к входу записи множимого устройства, выход второго регистра контрольных разрядов соединен с вторым информационным входом третьего умножителя, вход формир- вателя коэффициентов умножения подключен к тактовому входу устройства, первый информационный выход формирователя коэффициентов умножения соединен с вторым информационным входом первого умножителя и соответствующими разрядами информационных входов первого и второго узлов лоледовательной свертки по модулю, второй информационный выход формирователя коэффициентов умножения соединены с вторым информационным входом второго умножителя, знаковый разряд информационного входа устройства и вход записи контрольных разрядов устройства подключены соответственно к первому и второму входу четвертого элемента И, выход которого соединен с счетным входом триггера, выход которого соединен с первыми входами всех элементов И группы, вторые входы которых соединены с соответствующими разрядами третьего информационного выхода формирователя коэффициентов умножения, выходы триггера и третьего умножителя соединены с соответствующими разрядами информационного входа формирователя дополнительного контрольного вычета, выход которого соединен с первым информационным входом

третьего сумматора, выход результата которого соединен с вторым информационным входом второго узла сравнения, выходы элементов И группы соединены с соответствующими разрядами второго информационного входа третьего сумматора.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при построении систем автоматического контроля и диагностики. Цель изобретения - повышение достоверности результата вычислений. Устройство содержит регистры 1,4 схему 2 инверсии, сумматоры 3,32,41, элементы И 5,6,8.36,40, полусумматор, элемент ИЛ И 9, элемент задержки 10, преобразователь 16 прямого кода в дополнительный, узлы 17,24 параллельной свертки по модулю, умножители 18,31,35, формирователь 19 коэффициентов умножения, регистры 21,34 контрольных разрядов, узлы 22, 42 сравнения, узлы 27,30 последовательной свертки по модулю, формирователь 33 контрольного вычета, триггер 38, формирователь 39 дополнительного контрольного вычета. Узлы 1-10 осуществляют умножение в дополнительных кодах. 8 ил. с «в Ё СЬ Ч) ел 00 о ч KD Vut.l

Фиг. 2

ФигЛ

фиг.З

Фиг.5

Фиг.6

Фиг.8

Фиг.7