Устройство для адресации Советский патент 1987 года по МПК G06F12/08 

Изобретение относится к вычислительной технике.

Цель изобретения - расширение области применения за счет увеличения объема подключаемой оперативной памятиV

На фиго представлена структурная схема устройства для адресации; на фиг.2 - структурная схема формирователя старших разрядов адреса; на фиг.З - распределение адресов памяти между блоками памяти.

Устройство Содержит (фиг.1) общие магистрали 1 . микроЭВМ, центральный процессор 2, блок 3 непереключаемой памяти, блоки 4 памяти, согласовате- ли 5 магистралей, коммутатор 6, дешифратор 7, регистр 8, шифратор 9 и формирователи 10 старших разрядов адреса.

Формирователь 10 (фиг.2) содержит два элемента И 11 и 12.

Устройство работает следующим образом.

Процессор 2 имеет доступ по магистрали 1 к блоку 3 непереключаемой памяти, который настрое н так, что старшие разР.ЯДЫ адреса РАД 16 и РАД 17 не влияют на его работу. Блок 3 занимает физические адреса адресного пространства ЭВМ, как показано на фиг.З. Блок 4 памяти содержит три модуля, которые настроены на определенный код дополнительных адресных разрядов РАД 16 и РАД 17 (коды 01, 10 и П). Код 00 в устройстве не используется ни одним модулем блока А и предназначен для выключения всех блоков 4 данной магистрали.

Активизация определенного блока 4 памяти обеспечивается занесением в регистр 8 номера активной страницы памяти. К регистру 8 процессор 2 имеет дос.туп как для записи, так и :для чтения через коммутатор 6. Дешифратор 7 адреса настроен на свобод

ный адрес из зоны адресов внешних устройств.

В зависимости от значения номера активной страницы, занесенного в регистр 8, процессору 2 программно доступен один из блоков 4 памяти.

Активизация определенного блока 4 происходит согласно таблице.

Формула изобретения

Устройство для адресации, содержащее дешифратор адреса, регистр,

коммутатор, блок памяти, вход дешифратора адреса соединен с разрядами адресного входа устройства, выход дешифратора адреса соединен с входом выборки регистра, выход которого сое-

динен с информационным входом коммутатора, информационный вход-выход которого соединен с входом-выходом разрядов данньк устройства, -выход коммутатора соединен с информационньпч входом регистра, отличающееся тем, что, с целью расширения области применения за счет увеличения объема подключаемой оперативной памяти, в него введены К-блоков

памяти, шифратор, (К+1) формирователей старших разрядов адреса, причем выход регистра соединен с входом шифратора, первый вход-выход которого соединен с первыми входами с первого

по (К+1)-й формирователей старших

разрядов адреса, с второго по (К+2)-й выходы шифратора соединены с вторыми входами с первого по (к+1)-й формирователей старших разрядов адреса,

соответственно информационные входы- выходы и младшие разряды адресного входа С-го блока памяти (,...,К+1) соединены с разрядами входа-выхода данных и разрядами адресного входа

устройства, выходы С-го формирователя старших разрядов адреса соединены со старшими разрядами адресного входа С-го блок а памяти.

Продолжение таблицы

Фиг.г

8к8

Зона ВУ

JoHff непереклю1/аемого ОЗУ

7М

Зона nepBKfw- чаемык ОЗУ

О страница

страница

п-оя страница

Редактор В.Бугренкова

Составитель А.Трунов Техред А.Кравчук

Заказ 6292/49Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4

Фиг.3

Корректор Н.Король

Изобретение относится к вычислительной технике. Цель изобретения - расширение области применения за счет увеличения объема подключаемой оперативной памяти. Устройство содержит К магистралей 1 микроЭВМ, процессор 2, блок 3 непереключаемой памяти, блоки 4 памяти, кo p тaтop 6, дешифратор 7 адреса, регистр 8, согласователи магистралей, формиро ватели старших разрядов адреса. Все блоки 4 памяти имеют одинаковые адреса для процессора 2. Выбор конкретного блока 4 памяти осуществляется занесением номера страницы памяти в регистр 8. 1 табл., 3 ил. Q е (Л z о СП о: