Процессор Советский патент 1986 года по МПК G06F15/00 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных микроэвм малого объема и высокой надежности.

Цель .изобретения - увеличение быстродействия.

На фиг, 1 приведена структурная схема процессора; на фиг, 2 - функциональная схема блока управления режимами; на фиг, 3 - алгоритм контроля процессора , на фиг, 4 - функциональная схема блока проверки результата} на фиг, 5 - схема формирователя адреса и признака переноса; на фиг, 6 - схема одной секции операционного блока} на фиг, 7 - схема блока маскирования кода операции; на фиг, 8 - таблица истинности шифратора.

Процессор содержит блок 1 памяти микрокоманд, формирователь 2 адреса и признака переноса, регистр .3 микрокоманд, операционный блок 4, блок

5маскирования кода операции, блок

6управления режимами, выход 7 блока В проверки результата, вход 9 данных, вход 10 задания режима контроля, вход 11 задания режима сервисной обработки.

Блок 9 управления режимами состоит из коммутатора 12, группы 13 элементов И, первого элемента И 14,триг,гера 15 контроля, триггера 16 управления, второго элемента И 17 и де.шифратора 18 кода функции перехода. Блок 8 проверки результата образуют дешифратор 19 кода, шифратор 20 и группа 21 элементов. И,

Формирователь 2 адреса и признака переноса выполнен в виде одной БИС (например, 589ИК01) и содержит коммутатор 22 адреса микрокоманд, регистр 23 команд, комму.татор 24 состояний, регистр 25 адреса микрокоманд, первый 26 и второй 27 формирователи адреса микрокоманд, вход 28 задания функции перехода к следующему адресу, вход 29 задания.адреса начала микропрограммы, вход 30 признака прямой адресации, вход 31 установки признака услйвнбго перехода, вход 32 признака условного перехода, выход 33 признака переноса и адресный выход 34,

Операционный блок 4 состоит из секций, например 589ИК02, каждая из которых содержит выходной регистр 35, накапливающий регистр 36, сумматор 37, первый 38 и второй 39 входные мультиплексоры, регистровую сверхаперативную память 40, дешифратор 41 микроопераций, вход 42 кода

операции операционного блока, вход 43 кода маски операционного блока, вход 44 переноса, информационный вход 45, выход 46 переноса и информационный выход 47,

Блок 5 маскирования кода опера- ции содержит дешифратор 48, элементы И 49, информационный вход 50, вход 51 управления маскированием и выход 52,

Процессор работает следующим образом ,

При выполнении управляющей программы первый и второй заправляющие входы находятся в нулевом состояНИИ, нулевое состояние на выходе элемента И Г4 разрешает работу коммутатора 12 по вторым его входам. Нулевое состояние на выходе элемента И 17 устанавливает выходы дешифратора 18 в единичное состояние, разрешая передачу через группы 13 элементов И и коммутатор 12 информации с выхода блока 1 памяти микрокоманд,

Микрокоманды, управляющие работой процессора на каждом такте,хранятся в блоке I памяти микрокоманд и считьюаются на регистр 3 микрокоманд. Адресная часть микрокоманды, участчВующая в формировании адреса следующей микрокоманды, поступает кроме регистра 3 через открытую группу 13 элементов И и коммутатор 12 по входу 28 блока 2 на вход коммутатора 22

адреса микропрограмм.

Формирование адреса следующей микрокоманды производится коммутатором 22 КЗ семиразрядного входного кода УО-У6, адреса текущей микрокоманды МО-М8, поступающей с выхода регистра 25 и кода состояний триггеров коммутатора 24 (ft,C,Z) Регистр 3 микрокоманд имеет несколько полей, коды которых задают режим

работы блоков процессора. Для управления блоком 4 используются коды первого (операционное поле регистра микрокоманд) и второго (кода маски операционного поля)выходов регистPia 3 микрокоманд, которые поступают соответственно на вход дешифратора 41 микроопераций и мультиплексора 39, Код с третьего выхода (признак условного перехода) регистра 3

микрокоманд управляет процессом обме на информацией между блоком 2 микропрограммного управления и операционным блоком 4 (запись через вход переноса блока 2 в коммутатор 24 состояний сигналов переноса из блока 4 и выдача сигнала с выхода коммутатора 24 состояний на вход 44 блока 4), -Блок 4 получает информацию с входа 9 процессора через мультиплексор 38 и производит ее обработку в сумматоре 37, Результаты с выхода регистра 35 поступают на выход 47 данных блока 4 и чергз блок 8 выдаются на блок управления режима (первые входы коммутатора 12) и на вы- ход данных блока 4. В процессоре используется метод конвейерной обработки информации, поэтому цикл выполнения текущей микрокоманды в блоке 4 совмещается с формированием адреса следующей микрокоманды в блоке 2 и ее выборкой из блока 1 памяти микропрограмм. Для обращения к началу микропрограммы операции используется код операции КО-К7, поступающий из внешней памяти команд на вход 9 и далее через блок 5 маскирования кода операции в блок 2 (вход 29). При наличии в микрокоманде признака прямой операции, поступающего с четвертого выхода регистра 3 микрокоманд через вход 30 блока 2 на вход коммутатора 22, формирование адреса следующей микрокоманды производится только по коду операции. При этом количество разрядов, -участвуюш.их в формировании адреса, зависит- от кода управления, поступающего с пятого выхода (код маски поля операции) регистра 3 микрокоманд на вход 51 дешифратора 48 блока маскирования кода операции. Так при наличии сигнала на первом выходе дешифратора 48 на вход коммутатора 22 блока 2 с элементов И 49 поступают только шесть младших разрядов кода операции, а на двух старших устанавливаются принудительно нули. При наличии сигнала на втором выходе дешифратора 48, наоборот, нули устанавливаются в шести младщих разрядах кода операци и. Таким образом, появляется возможность разветвления управляющей мик- роцрограммы. ;

При необходимости работы с сервисными программами на вход 11 подается уровень 1, поступающий на вход элемента 17 И, В последней мик80378

рокоманде командь управлягацей программы записан признак перехода на сервисную подпрограмму (например, считывание внутренних регистров опе- г рационного блока), который по соответствующему входу блока 6 управления режимами записьгвается в триггер 16 и через элемент 17 И поступает на стробирующий вход де11гифрато ра 18.

to На информационные входы депгифратора 18 поступает информация с шестого выхода (поле маски функции перехода) регистра 3 микрокоманд, указывающая маску управления коммутацией,

15 т.е. с выхода дешифратора 18 маскируются на элементе И 13 некоторые разряды адреса след-ующей микроопера- - ции, т.е. формируется переход на сервисную программу.

20 Алгоритм контроля процессора приведен на фиг. 3. При выполнении управляющей программы происходит анализ условия l. В зависимости от при.- нака условия процесс вычисления осу25 ществляется за время ., или Ьу . При условии 7 л нремя () можно использовать для программы контроля работы процессора. Контроль осуществляется следующим образом. В кон30 це программы 2 вычисления результат вычисления записывается в ОЗУ управ- ляюш.ей микроэвм (не показано). После этого устанавливается в единичное состояние признак контроля результата вычисления (вход 10 процессора). Начинается выполнение программы проверки процессора на уровне микропрограмм (в системе команд управляющей микроЭВМ может быть специальная команда Контроль процессора). Микропрограмма осуществляет над этой информацией разные операции (запись во внутренние регис.тры, сложение, сдвиги, вычитания, выдача содержимого регистров на выход операционного блока и др.). В зависимости от состояния выхода операционного блока, скорректированная информация на блоке 8 режима проверки результата служит для управления коммутацией (УАО-УАб) блока микропрограммного управления.

Информация с выхода 47 поступает на вход блока анализа прохождения 55 рабочей программы (не приведен),

в некотором данные на выходе 47 сравниваются по сигналу с блока 1 памяти микропрограмм (.поле пользователя не. показано) с эталонным значением.

35

40

45

Так как время выполнения управляющей программы ограничено временем ( t -Ih) контроль работы процессора должен вьтолняться по частям. При этом таблица истинности шифратора 20 может иметь вид, приведенный на фиг.8 где в зависимости от диапазона поступившей информации на выходе формируется одно из значений Ър, которое вместе с информацией на выходе дешифратора 19 формирует на группе элементов И 21 адрес следующей микрокоманды. Разбитие на группы обусловлено тем, что в зависимости от значения на входе шифратора 20 можно создать оптимальную программу контроля процессора в диапазоне чисел, вычисленных в рабочей программе. -Шифратор 20 преобразует п разрядов шины данных (выход 47 операционного блока 4) в семь разрядов УАО- УА6 (вход 28 блока 2).

В режиме контроля на управляющий вход 10 поступает уровень 1. На шифраторе кода 20 происходит преобразование выхода информации, вход которой, вместе с дешифрированными разт- рядами (на дешифраторе 19) с седьмых

признака переноса, выход признака ус ловного перехода регистра микрокоманд соединен с входом установки, признака условного перехода формировыходов ПОЛЯ кода функции перехода

для режима контроля регистра 3 микро- ЗО вателя адреса и признака переноса,

команд служат для формирования-адре- выход кода маски поля операции реса следуюп1ей микропрограммы (на группе элементов И 21).

В этом режиме в последней микрогистра микрокоманд соединен с входом управления маскированиг м блока маскирования кода операции, вьпсод прикоманде команды управляющей програм- знака переноса операционного блока

мы записан признак контроля операционного блока, который записывается в триггер 15 и через элемент И 14 поступает на управляющий вход коммутатора 12, открывая его по первым входам, вследствие чего на вход управления коммутацией блока 2 поступает адрес следующей микрокоманды, сформированный в блоке 8 режима проверки результата.

Сигналы на входах 10 и 11 задаются из блока анализа прохождения управляющей программы (не показан). Такой принцип построения позволяет . обрабатьшать быстрые з частки программ без сервисной .и лсонтрольной проверки, а на медленных участках, позволяющих выполнять команды за большее время, к основным микрокомандам

соединен с входом признака условного перехода формирователя адреса и признака переноса выход блока памяти микрокоманд соединен с информади40 онным входом регистра микрокоманд, отличающийся тем, что,, с целью увеличения быстродействия, он дополнительно содержит блок управления режимами, блок проверки

45 результата, причем блок управления режимами содержит коммутатор, группу Н элементов И (где N - разрядность поля функции перехода в микрокоманде) триггер контроля, первый элемент

50 И, триггер управления, второй мент И, дертифратор кода функции перехода, а блок проверки результата содержит дешифратор кода, шифратор.

группу N элементов И, выход призна- команды добавляются микрокоманды сер- р, контроля блока памяти мик- висной обработки или контроля.

рокоманд соединен с входом триггера контроля, выход которого соединен с первым входом первого элемента И, выход которого соединен с управляюФормула изобретения

Процессор, содержащий блок памяти микрокоманд, регистр микрокоманд.

операционный блок, формирователь адреса и признака переноса, блок маскирования кода операции, причем вход данных процессора соединен с информационным входом операционного блока и информационным входом блока маскирования кода операций, выход которого соединен с входом задания адреса начала микропрограммы формирователя адреса и признака переноса, адресный выход которого соединен с адресньм входом блока памяти микрокоманд, выход признака переноса формирователя адреса и признака переноса соединен с входом переноса опе-т рационного блока, выход операционного поля регистра микрокоманд соединен с входом кода операции операционного блока, выход кода маски операционного поля регистра микрокоманд ,соединен с входом кода маски операционного блока, вьпсод признака прямой адресации регистра микрокоманд соединен с входом признака прямой 5 адресации формирователя адреса и

признака переноса, выход признака условного перехода регистра микрокоманд соединен с входом установки, признака условного перехода формиро5

0

гистра микрокоманд соединен с входом управления маскированиг м блока маскирования кода операции, вьпсод присоединен с входом признака условного перехода формирователя адреса и признака переноса выход блока памяти микрокоманд соединен с информадионным входом регистра микрокоманд, отличающийся тем, что,, с целью увеличения быстродействия, он дополнительно содержит блок управления режимами, блок проверки

результата, причем блок управления режимами содержит коммутатор, группу Н элементов И (где N - разрядность поля функции перехода в микрокоманде) триггер контроля, первый элемент

И, триггер управления, второй мент И, дертифратор кода функции перехода, а блок проверки результата содержит дешифратор кода, шифратор.

группу N элементов И, выход призна- р, контроля блока памяти мик-

рокоманд соединен с входом триггера контроля, выход которого соединен с первым входом первого элемента И, выход которого соединен с управляюим входом коммутатора, выход которого соединен с входом задания функции перехода к следующему адресу форирователя адреса и признака переноса, выход признака режима сервисной обработки блока памяти микрокоманд соединен с входом триггера управления, выход которого соединен с первым входом второго элемента И, выход которого соединен со стробирую- щим входом дешифратора кода функции перехода, информационный вход которого соединен с .выходом поля кода функции перехода для режима сервисной обработки блока памяти микрокоманд, выход 1-го разряда (,К) поли маски функции перехода регистра микрокоманд соединен с первьм входом i-ro элемента И группы блока управления режимами, второй вход которого соединеи с выходом 1-го разря- да; дешифратора кода функции перехода, вход задания режима контроля процессора соединен с вторым входом первого элемента И, вход задания режима сервисной обработки процессора

соединен с вторым входом второго элемента И, вьгход поля функции перехода для режима контроля регистра микрокоманд соединен с входом дешифратора кода, i-ый выход которого соединен с первым входом i-ro элемента И группы блока проверки результата, второй вход которого соединен с i-ым выходом шифратора, вход которого соединен с информационные, выходом

операционного блока, первая группа информационных входов коммутатора соединена с выходами элементов И группы блока управления режимами, вторая группа информационных входов

коммутатора соединена с выходами элементов И группы блока проверки результата.

Язиг.1

и

12

7J

IL

3/«

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных микроэвм малого объема и большого быстродействия. Цепь изобретения - увеличение быстродействия. Процессор содержит формирователь 2 адреса и признака переноса, блок 1 памяти микрокоманд, регистр 3 микрокоманд, операционный блок 4, блок 5 маскирования кода операции, блок 8 проверки результата, блок 6 управления режимами. За счет введения блока проверки результата и блока управления режимами достигается цель изобретения. 8 ил. 3 Ю 00 со эо

Фиг. 2

вычислением г

Контроль МП f- Pj

duft/c4fHHe 1

cfJuff.S

фибЛ

(pui.S

(риг. 6

Bxot7

О-Ok

Cf/7f f - CffT

Составитель С.Кулик Редактор Л.Пчелинская Техред Л.Олейник f .

Заказ 7051/42 Тираж 671Подписное

ВНИИПИ Государственного- комитета CCQP

по делам изобретений и открытий 113035, Москва, 35, Раушская наб., д. А/5

Производственно

-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

фиг. 7

fftrfXff

f

г

e

ffs

Фие.в