Матричный коммутатор Советский патент 1987 года по МПК H03K17/04 G06F15/16 G06F15/177 

Изобретение относится к автоматике и вычислительной технике, может быть использовано в вычислительных системах и системах связи и является усовершенствованием изобретения по авт,св. № 1102038.

Цель изобретения - повышение быстродействия коммутатора за счет обеспечения программной настройки.

На чертеже представлена функциональная схема матричного коммутатора

. Матричный коммутатор содержит D- триггеры 1, ключевые транзисторы 2-, дополнительные D-триг геры 3, дешифратор 4 адреса, первый 5 и второй 6 кольцевые регистры сдвига, счетчик 7, дешифратор 8, Р Q-разрядных 9 регистров, Р групп по О вертикальных

началь

формирователей 10,, N горизонтальных формирователей 11, элемент 12 задержки и элемент И-НЕ 13,

Матричный коммутатор имеет N горизонтальных коммутируемых шин 14, М вертикальных коммутируемых шин 15, N горизонтальных управляющих шин 16, М вертикальных управляющих шин 17, шину 18 разрешения перезаписи информации, адресный вход 19, вход 20 разрешения приема адреса, вход 21 ной установки, вход 22 задания кода коммутации и вход 23 логического нул

Матричный коммутатор работает следующим образом.

Внешнее управляющее устройство или оператор выставляет по адресному входу 19 код адреса матричного коммутатора, а по входу 22 - код коммутации, единицА в соответствующем разряде которого указывает на необходимость коммутации соответствующей вертикальной коммутируемой шины 15. на первую горизонтальную коммутируемую шину 14. Код по входу 22 поступает одновременно на информационные входы всех П-разрядных регистров 9, но не проходит в указанные регистры, поскольку они первоначально находятся в отключенном (третьем) состоянии С некоторой задержкой относительно сигналов на входах 19 и 22 на вход резрешения дешифратора 4 адреса поступает низкий уровень сигнала. Это ведет к появлению на вькоде, дешифратора 4-адреса потенциала логической единицы, который, поступая на вход сдвига первого кольцевого регистра 5 сдвига переводит его первый разряд в единичное состояние, посначал

i

.

25

20 я

. ледний - в нулевое. Длительность сигнала на входе 20 разрешения приема составляет 600-900 не, поэтому он

через некоторое время снимается, переводя выход дешифратора 4 адреса в исходное состояние. Потенциал низкого уровня с выхода первого разряда первого кольцевого регистра 5 сдвига

0 поступает на вход запрета приема первого 0-разрядного регистра 9, переписывая в него через информационные входы информацию с входа 22. Логический нуль на входе запрета приема

15 первого Q-разрядного регистра 9 вызывает появление на выходе признака готовности указанного регистра по- . тенциала логического нуля, который, поступая на вход элемента И-НЕ 13, вызывает появление на выходе последнего логической единицы, которая, в свою очередь, поступает на вход сдвига второго кольцевого 6 регистра сдвига. Это вызывает переключение первого разряда второго кольцевого регистра 6 сдвига в единицу, последнего - .в нуль. В результате на вход разрешения приема первого 0-раэфяд- ного регистра 9 с инверсного выхода ьзо первого разряда регистра 6 поступает потенциал логического нуля, который отключает информационный вход указанного 0-разрядного регистра 9 от информационного входа 22 устройства. Время от момента появления сигнала низкого уровня на входе 20 разрешения приема адреса устройства до отключения Q-разрядного регистра от входа 22 составляет не более 200 не, что значительно меньше времени действия сигналов адреса и данных на входах 19 и 22 устройства соответственно.

. В дальнейшем матричный коммутатор работает по описанному алгоритму. Отличие состоит лишь в том, что первый кольцевой регистр 5 сдвига подключает к информационной шине 22 второй Q-разрядный регистр 9, а второй кольцевой регистр 6 сдвига отключает его же от указанного входа 22. Рассмотренный алгоритм работы устройства длится циклически до тех пор, пока на выходе признака готовности последнего Q-разрядного регистра 9 не появится сигнал логического нуля, который, проходя через элемент И-НЕ 13, также переключает последний разряд второго кольцевого регистра 6 сдвига в единичное состояние, что

35

40

45

50

55

3 .

приводит к появлению на входе разрешения приема последнего, Р-го, Q- разрядного регистра 9 сигнала логического нуля.и отключению информационного входа данного регистра от входа 22 устройства. Вместе с тем сигнал низкого уровня с выхода признака готовности последнего 0-разрядного регистра 9 поступает на вход разрешения дешифратора, переводя его нулевой выход в состояние логической единицы. Переключение выхода признака готовности последнего, Р-го Q-разрядного регистра 9 в состояние логической единицы вызывает переключение на нулевом выходе дешифратора 8 состояния логической единицы в логический нуль. Перепад уровня напряжения на указанной линии, пройдя через горизонтальный формирователь 11, поступает на синхровходы С D - триггеров 1 первой строки, переводя в состояние логической единицы те из них, на информационнь1Х входах D которых имеются потенциалы логической единицы, поступающие через вертикальные формирователи 10 с соот- . ветствую1цих разрядов первого 0-разрядного регистра 9. Перепад сигнала признака готовности последнего Q- разрядного регистра с нуля на единицу одновременно с входом разрешения дешифратора 8 поступает на счетный вход счетчика 7, добавляя в него единицу. Теперь на вход дешифратора 8 с выхода счетчика 7 поступает код 00...01.

Выполнив указанные действия, матричный коммутатор ожидает поступления извне очередной команды вывода информации, которая аналогично описанному записывает в первый Q-раз- рядный регистр 9 код коммутации вертикальных шин 15 на вторую горизонтальную шину 14 и т.д.

Описанный процесс длится до тех пор, пока на последнем , N-M, выходе дешифратора 8 не появится сигнал высокого уровня. Перепад напряжения от высокого уровня логической единицы до низкого уровня логического нуля на N-M выходе дешифратора 8 вызывает запись кода коммутации шин 15 на последнюю, N-ю, шину 14 в первые триггеры 1 последней строки.

Этот же перепад напряжения с не- которой задержкой, определяемой характеристиками формирователя 11, пос63,4544

тупает на синхровходы дополнительных D-триггеров 3. Это вызывает переключение тех D-триггеров 3, на D-входах g которых имеются потенциалы логической единицы, поступающие с прямых выходов D-триггеров 1, находящихся в состоянии единицы, в состояние логической единицы. На затворы клю- 10 чевых транзисторов 2, связанные с теми дополнительными D-триггерами 3, которые переключились под воздействием сигналов по шине 18 разрешения

перезаписи информации в единицу, 15 поступает с 0-выходов указанных триггеров потенциал высокого уровня,

производя соответствующую коммутацию шин 14 и 15. На этом процесс коммутации заканчивается, устройство готово 20 к передаче информации.

Формула изобретения

Матричньй коммутатор по авт.св. № 1102038, отличающийся

25 тем, что, с целью повышения быстродействия за счет обеспечения программной настройки, он дополнительно содержит дешифратор адреса, два кольцевых регистра сдвига, счетчик, де30 шифратор, Р О-разрядных регистров, где Р X О М - число вертикальных коммутируемых шин, элемент задержки и элемент И-НЕ, причем информацион- ньй вход дешифратора адреса является

g адресным.входом коммутатора, вход разрешения дешифратора адреса является входом разрешения приема адреса коммутатора, выход дешифратора адреса подключен к входу сдвига первого

40 кольцевого регистра сдвига, вход установки в исходное состояние которого подключен к входу установки в исходное состояние второго кольцевого регистра сдвига, к синхровходу счет45 чика и является входом начальной установки коммутатора, вход сдвига второго кольцевого регистра сдвига подключен к выходу элемента И-НЕ, входы которого подключены к выходам

gQ признака готовности соответствующих Q-разрядных регистров, информационные входы которых подключены к входу задания кода коммутации коммутатора, а синхровходы - к входу логического

gg нуля коммутатора, входы запрета приема Q-разрядных регистров подключены к инверсным выходам соответствующих разрядов первого кольцевого регистра сдвига, входы разрешения приема Q51363454б

разрядных регистров подключены кному входу дешифратора, выходы кото- инверсным, выходам соответствующихрого подключены к соответствующим разрядов второго кольцевого регистрагоризонтальным управляющим шинам, сдвига, выход признака готовности .выходы разрядов Р Q-разрядных регист- Р-го 0-р азрядного регистра подключенров подключены к соответствующим вер- к входу разрешения дешифратора и ктикальным управляющим пшнам, шина счетному входу счетчика, параллель-разрешения перезаписи информации под- ный информационный вход которого.ключена к выходу элемента задержки, подключен к входу логического нуля Qвход которого подключен к вьпсоду N- коммутатора, а выход - к информацион-го разряда де1 шфратора.

Изобретение относится к автоматике и вычислительной технике. Изобретение решает задачу повьш1ения быстродействия матричного коммутатора за счет уменьшения времени коммутации путем обеспечения предварительной записи кода коммутации в память внешней ЭВМ для дальнейшей программной настройки устройства. Для решения этой задачи в матричный коммутатор введены дополнительно дешифратор 4 адреса, два кольцевых регистра сдвига 5 и 6, счетчик 7, дешифратор 8, Q-разрядные регистры 9, вертикальные и горизонтальные формирователи 10, 11, элемент задержки 12 и элемент И-НЕ 13, причем в каждом цикле программной настройки матричного коммутатора обеспечивается выбор заданной строки коммутирующих элементов 2 и отключение (с помощью третьего состояния) остальных строк от внешних цепей записи с последующим перебором и настройкой всех коммутирующих элементов строки и переходом к следующей строке. 1 ил. (Л ГО