Устройство для обнаружения и коррекции ошибок Советский патент 1988 года по МПК G11C29/00 

С/)

коммутации адресов, счетчик 9 синхроимпульсов, блок 10 коммутации сигналов обращения, элемент ИЛИ 11 и блок 12 сравнения. Цель достигается за счет того, что устройство обеспечивает обнаружение ошибок разрядностью до двенадцати бит и коррекцию ошибок разрядностью до шести бит в информации, считанной иэ внешнего накопителя и поступаювдей на вход 13 в последовательном коде. В блоке 4 информация записьгаается параллельным кодом. Блок 1 реализует декодирование с применением кода Файра и формирует на

своих выходах сигнал наличия или отсутствия ошибки, сигнал корректируемой или некорректируемой ошибки, передает в блок 2 код пакета ошибки и в блок 3 данные для определения номера первого ошибочного байта и первого ошибочного бита в этом байте. Блок 12 осуществляет сравнение номеров ошибочных байтов с текущим адресом чтения из блока А три их совпадении формирует сигнал, включающий коррекцию считанной информации в блоке 5. 1 табл.,6 ил.

Изобретение относится к вычислительной технике, а именно к устройствам обнаружения и коррекции ошибок в запоминагашзск устройствах, и может быть применено в запоминаюш ос устройствах с последовательным доступом и высоким быстродействием. Целью изобретения является повьш ение точности обнаружения и коррекции ошибок путем использования кода Файра. Устройство содержит блок 1 обнаружения ошибок, блок 2 памяти кода ошибки, блок 3 памяти адресов ошибок, буферный блок 4 памяти, блок 5 коррекции, коммутатор 6, преобразователь 7 последовательного кода в параллельный, блок 8 Ф

1

Изобретение относится к вычислительной технике, а именно к устройствам обнаружения и коррекции оши- бок в запоминаю1цих устройствах, и может быть использовано в запоминающих устройствах с последовательным доступом повышенного быстродействия.

Целью изобретения является повышение точности обнаружения и коррекции ошибок путем использования кода Файра.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - 6 - функциональные схемы наиболее предпочтительных вариантов реализации соответственно блока обнаружения опшбок, блока выбора адреса, блока коммутации сигналов обращения, блока памяти адресов ошибок и коммутатора.

Устройство содержит (фиг.1) блок 2 памяти кода ошибки,.блок 1 обнаружения ошибок, блок 3 памяти адресов ошибок, буферныйблок 4 памяти,блок 5 кор реюдии, коммутатор 6, преобразователь 7 последовательного кода в параллельный блок 8 выбора адреса, счетчик 9, формирователь 10 сигналов обращения, элемент ИЛИ 11, блок 12 сравнения. На фиг. 1 обозначены информационный вход 13, выход 14 признка наличия ошибки, выход 15 признака некорректируемой ошибки, информационные выходы 16, вход 17 управления режимом работы, вход 18 обращения, адресные входы 19. первый 20 и второ

21 синхровходы, вход 22 начальной установки устройства. Устройство также содержит формирователь 23 синхросигналов, содержащий элемент НЕ 24, генератор 25 импульсов, триггер 26 и элемент И 27.

Блок 1 обнаружения ошибок содержит (фиг.2) регистры 28-32, вьтол- ненные каладый из D-триггеров 33 и формирователя 34 четности, счетчики 35-38, блоки 39 и 40 сравнения, элементы И 41-47 и ИЛИ-НЕ 48-50, элементы 51 и 52, элемент ИЛИ 53 и триггеры 54 и 55.

Блок 8 выбора адреса содержит (фиг.З) счетчик 56, коммутатор 57 и элемент И 58.

Блок 10 коммутации сигналов обращения содержит (фиг.4) элемент И 59, коммутатор 60, элемент 61 задержки и формирователь 62 сигналов обращения. На фиг. 5 и 6 показаны элементы 63-67.

В качестве блока 2 памяти кода ошибки и блока 3 памяти адресов ошибок могут быть применены, например, блоки постоянной памяти. В таблице представлен фрагмент таблицы истинности работы блока 3.

Устройство работает следующим образом.

Перед приемом информации от внешнего накопителя (не показан) по вхо-, ду 22 производится обнуление блока 8 (фиг.1), счетчика и блока 1. Информация в устройство поступает от

внешнего накопителя по входу 13 в последовательном коде на преобразователь 7 и одновременно в блок 1. Прием информации осуществляется по синхросерии СС1, поступающей по входу 20. Частота поступления СС1 определяется частотой работы внешнего накопителя.

Преобразователь 7 формирует парал лельные слова (например, байты), информация о которых поступает на входы блока 4. При этом по входу 17 на блок А поступает сигнал лог.О (запись), блок 10 формирует иьшульс обращения для каждого байта информации. Блок 8 в соответствии с информацией, поступающей от счетчиков 9, осуществляет последовательньп перебор адресов блока 4.

Блок 1 п данном конкретном случа реализует процедуру декодироваштя с пр1-1мененпем кода Oai ipa с пороящаю щим полиномом Р/Х/ (Х + 1)(Х + + X + 1) (Х + X + i). Этот код позволяет корректировггть о1Ш1Ски разрядностью до шести бит и обпар ки- вать ощибки разрядностью до двенадцати бит. Дли кода п 1155 бит при восемьнадцати проперочньк разрядах.

Блок 1 осутиествлиет декол.иропапи принятой информации, результатом чего являются следующие сипь-ипл: на выходе 14 сигналы лог. 1 1ши лог. О соответствуют наличию или отсутствию ошиик в принятой информации на выходе 15 сиглалм лог. 1 или лог. О соответствуют корректируемой или некор;5С) :тирусмой о 1иб1;с; на блок 2 поступает код пакета опптбки, представляю11и й собой чередование единиц и нулей в соответствии с тем как искажена информация (разрядност этого кода определяется порождающим

ПО

Номер первого ошибочного разряда в 18-м байте

На основе этой последовательности пятый от блок 2 размещает пакет опшбок, при- разом:

12345 00000

6 7 8 9 10 12 13 14 15 16 + + + + + О 0.0 00

0

5

0

S

0

полиномом кода Файра и з данном примере равна шести; сигнал о том, что обнаруженная ошибка локализована, поступаюи1Ий на блоки 3 и 6; данные необходимые для определения номеров ощибочных байтов, передаваемые на блок 3.

Таким образом, к моменту окончания приема информации, вся она размещена в блоке 4, а через определенное количество тактов (для данного порождающего полинома через 26 тактов) имеется необходимая информация для коррекции ошибки.

Передача информации на выходы 16 с одновременной коррекцией может в случае необходимости производиться с большей частотой, поэтому в устройстве предусмотрена возможность подачи второй синхросерии на вход 21 при наличии сигнала корректируемой ошибки, для чего используется формирователь 23.

Па ог-ноне информации о месте ошибки сформирова)1ньпЧ в блоке 1 блок 3 формирует: номер ошибочного байта, номер первого ошибочного бита в байте и номер следующего 6aviTa, поскольку пакет ошибок может захватить два байта. Помер первого ошибочного бита и HONiep первого ошибочного байта от блока 3 вместе с пакетом ошибки от блокл 1 поступает на блок 2. В соот- иетствии с этой, ииформа1у1ей на выходы блока 2 вьюодятся два байта, в которьк иакст оив1бок распределен не- обходим1ч1 образом. Папример, если разрядность пакета ошибок равна шести, а номер первого опшбочного бита в кодовой информационной последовательности равен 142, то блок 3 выра- батьшает следующую последовательность;

10011

Двоичньм код номера второго ошибочного байта (например, 19-го)

блока 1

следуюшиг- обгде + - разряд кода ошибки, соответствующий ошибочному биту в кодовой информационной последовательности.

В блоке 3 содержится информация

об адресах ошибок в соответствии с таблицей, в каждой ячейке которой указан номер ошибочного байта и соответствующий номер первого ошибочно го бита (разряда) в этом байте в зависимости от содержимого К,, и К, соответственно счетчиков 35-37 (фиг.2).

Заполнение памяти блока 3 в соответствии с таблицей происходит следующим образом.

Пример. Пусть содержимое К, Kj, К,, счетчиков 35-37 равно соответственно 8,6,1. Для получения но

Процедура коррекции ошибок начинается подачей сигнала считывания (лог. Ч), по входу 17. Наличие сигналов обращения на выходе блока 10 и адреса на выходе 19 через блок 8 обеспечивают выборку из блока 4 данных, поступающих на блок 5 для коррекции.

мера ошибочного бита необходимо составить систему:

ix,- 8 по модулю 11;

6 по модулю 15;

1 по модулю 7.

Используя исходные модули, получаем: 11x15x7 1155 107x11x15 165x7, причем

105х2хК, 1 по модулю 11;

77х8хК, 1б5х2хК Тогда ix

1 по модулю 15; 1 по модулю 7

210хК +616xKj+330xKj по модулю 1155. Подставляя , получаем:

ix 210-8+616.-6+330 1 в 1086 по модулю 1155.

По номеру первого ошибочного байта 1086:8 135, находим номер первого ошибочного разряда в байте: 8x0,76 6.

Кроме того, в каждом такте адрес очередного байта поступает на блок 12, на другие входы которого поступают адреса первого и второго ошибочных байтов от блока 3.

До тех пор, пока адрес считываемого байта не совпадает с номерами ошибочных байтов, информация от блока 4 без изменения передается на выходы 16. При совпадении адреса очередного считанного байта с номером ошибочного байта, например, с восем- надцатым, блок 12 вырабатывает сигнал совпадения, и данные с выхода коммутатора 6 поступают на блок 5, в котором искаженньй байт из блока 4 складывается по модулю два с посту- пившим из коммутатора 6 байтом, в котором три последних разряда являются дополнением к искажениям. На выходе блока 5 получается скорректированная информация. При чтении из блока 4 следующего байта срабатьгоает блок 12, ив блок 5 поступает через коммутатор 6 второй дополняюирш байт Все последующие байты из блока 4 передаются на выходы 16 без изменения.

Таким образом, обеспечивается коррекция информации при использовании кода Файра, что позволяет обнар,оки- вать ошибки разрядностью до двенадцати бит и корректировать ошибки до шести бит.

Формула изобретения

Устройство для обнаружения и кор- рекции ошибок, содержащее блок обнаружения ошибок, блок коррекции, блок памяти адресов ошибок, блок памяти кода ошибки, коммутатор и буферньш. блок памяти, вход записи/чтения ко- торого является входом ;правления режимом работы устройства, информационными выходакм которого являются вьЕходы блока коррекции, одни из инфомационных входов которого соединси1 1 с выxoдa и буферного блока памяти, а другие информационные входы блока коррекции подключены к выходам коммутатора, одни из информационных входов которого соединены с выхода- ми блока кода ошибки, одни из адресных входов которого подключены к выходам первой группы блока обнаружения ошибок, выходы второй группы которого соединены с адресны- ми входами блока памяти адресов ОЕШ- бок, отличающееся тем, что, с целью повьшения точности обнаружения и коррекции ошибок путем использования кода Файра, в него

введены блок выбора адресов, формирователь сигналов обращения, преобразователь последовательного кода в параллельньп, счетчик, элемент IIJIJI и блок сравнения, одни из входов которого и одни из адресных входов блока выбора адресов являются адресными входами устройства, причем выходы счетчика соединены со счетными входами блока выбора адреса и одними из тактовьсх входов формирователя сигналов обращения, выходы которых подключены соответственно к адресным входам и входу обращения буферного блока памяти, вход записи/чтения ко торого соединен с входом запуска блока выбора адреса и первьм входом запуска формирователя сигналов обращения, второй вход запуска которого является входом обращения ycTpoiiCT- ва, информационные входы буферного блока памяти подключены к выходам преобразователя пocлeдoвaтeJ:ьнoгo коДа в параллельный, информациоиньй вход которого и информационный вход блока обнар ткения ошибок объединены и являются информационным входом устройства, первьо вход 1ШИ и входы синхронизации счетчика, блока выбора адреса, формирователя сигналов oбpaIJ eиия и преобразователя последовательного кода в параллельный объединены и являются первым синхровходом устройства, вторым синх ровходом которого является второй вход элемента ИЛИ, выход которого подключен к входу синхронизации блока обнаружения ошибок, nepBbtfi выход которого соединен с управляющим входом коммутатора и входом обращения блола памяти адресов ошибок, выходы которого подключены к другим адресным входам блока памяти кода огиибки и другим входам блока сравнения, выходы Которого соединены с другими информационными входами коьшутатора, установочные входы счетчика, блока обнаружения ошибок и блока выбора адреса объединены и являются входом начальной установки устройства, второй и третий выходы блока обнархоке- ния ошибок являются соответственно выходом признака наличия ошибки и выходом признака некорректируемой ошибк

13

Ofnn