МАТРИЧНЫЙ НАКОПИТЕЛЬ ИНФОРМАЦИИ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Советский патент 1994 года по МПК G11C11/40 

Изобретение относится к вычислительной технике и может быть использовано в электрически программируемом постоянном запоминающем устройстве с Х-образным размещением лавинно-инжекционных транзисторов с плавающими и управляющими затворами, нашедших широкое применение в вычислительных машинах, устройствах автоматики, микропроцессорах.

Цель изобретения - повышение надежности матричного накопителя.

Накопитель содержит ячейки памяти на четырех запоминающих транзисторах 1 с плавающим затвором, первую группу разрядных шин 2, вторую группу разрядных шин 3, две группы адресных шин 4 и 5 и третью группу разрядных шин 6.

Сущность работы матричного накопителя заключается в следующем. В режиме считывания информации на выбранные разрядные шины 2 и 6, на адресную шину 4 или 5 подают низкое положительное напряжение. На разрядные шины 3, на невыбранные адресные шины 4 и 5 и невыбранные разрядные шины 2 и 6 подают нулевое напряжение.

Если пороговое напряжение выбранных запоминающих транзисторов 1 не превышает (превышает) напряжение на адресной шине 4, 5, то через него, выбранную разрядную шину 2, 6 и постоянно заземленную разрядную шину 3 протекает (не протекает) ток, что эквивалентно единичному (нулевому) состоянию.

Через остальные запоминающие транзисторы выбранных столбцов ток не протекает из-за нулевого напряжения на адресной шине 4 или 5, нулевой разности напряжений между разрядными шинами 2 и 6 и 3 соответственно.

Стирание информации во всех ячейках памяти осуществляют ультрафиолетовым облучением матричного накопителя в течение 30 мин, в результате чего происходит исчезновение заряда на плавающих затворах всех запоминающих транзисторов 1, пороговые напряжения становятся низкими, что эквивалентно единичному состоянию в режиме считывания информации.

Выборочное программирование нулевых состояний ячеек памяти проводится следующим образом. На выбранную адресную шину 4 или 5 подают высокое положительное импульсное напряжение (+12 В, 10 мс), на остальные адресные шины 4, 5 - нулевое напряжение. На выбранные разрядные шины 2 и 6 через нагрузки подают высокое положительное импульсное напряжение, на остальные невыбранные разрядные шины 2 и 6 и на разрядные шины 3 - нулевое напряжение.

Под действием высоких напряжений на управляющих затворах и стоках выбранных запоминающих транзисторов 1 при заземленных их истоках происходит инжекция горячих электронов из их каналов, захват электронов плавающими затворами, что приводит к увеличению пороговых напряжений выбранных запоминающих транзисторов 1.

Состояния остальных запоминающих транзисторов сохраняются неизменными из-за нулевых напряжений на адресных шинах 4 и 5 или нулевых напряжений на разрядных шинах 3.

Таким образом, при Х-образном размещении ячеек памяти обеспечивается повышение надежности из-за возможности поддержания постоянного нулевого напряжения на разрядных шинах.

Изобретение относится к вычислительной технике и может быть использовано в электрически программируемом ПЗУ на основе транзисторов с плавающим затвором. Цель изобретения - повышение надежности накопителя. Цель достигается тем, что накопитель содержит третью группу разрядных шин 6 с соответствующими связями. Введение третьей группы разрядных шин 6 позволяет поддерживать постоянное нулевое напряжение на разрядных шинах 3 второй группы и, следовательно, на истоках запоминающих транзисторов 1. В результате при проведении программирования накопителя в невыбранных транзисторах 1 не происходит нежелательного изменения порогового напряжения. 1 ил.

1. МАТРИЧНЫЙ НАКОПИТЕЛЬ ИНФОРМАЦИИ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий ячейки памяти, выполненные на запоминающих транзисторах с плавающим затвором, ячейки памяти образуют матрицу из n строк и m столбцов, m + 1 разрядную шину первой группы, m разрядных шин второй группы, стоки первого и второго запоминающих транзисторов, ячейки памяти, расположенные в i-м столбце и j-й строке, соединены со стоками третьего и четвертого запоминающих транзисторов ячейки памяти, расположенной в i + 1-м столбце и j-й строке, стоки первого и второго запоминающих транзисторов ячеек памяти i-1-го столбца всех нечетных строк подключены к i-й разрядной шине первой группы накопителя, истоки запоминающих транзисторов ячеек памяти i-го столбца подключены к i-й разрядной шине второй группы накопителя, две группы по m + n - 1 адресных шин в каждой группе, отличающийся тем, что, с целью повышения надежности накопителя, он содержит третью группу из m + 1-й разрядной шины, стоки первых и вторых запоминающих транзисторов ячеек памяти i - 1-го столбца всех четных строк подключены к i-й разрядной шине третьей группы накопителя, затворы второго и четвертого запоминающих транзисторов ячейки памяти, расположенной в i-м столбце и j-й строке, соединены с затворами второго и четвертого запоминающих транзисторов ячейки памяти, расположенной в i + 1-м столбце и j - 1-й строке, и подключены к соответствующей адресной шине первой группы накопителя, затворы первого и третьего запоминающих транзисторов ячейки памяти, расположенной в i-м столбце и j-й строке, соединены с затворами первого и третьего запоминающих транзисторов ячейки памяти, расположенной в i + 1-й строке, и подключены к соответствующей адресной шине второй группы накопителя.