Устройство для задержки цифровой информации Советский патент 1988 года по МПК H03K5/06 G11C21/02 

со

00 ОО

со ю

ГчЭ

Изобретение относится к вычислительной технике и может быть применено для задержки массива информации.

Цель изобретения - повышение достоверности передачи задерживаемого массива ин Ьормации.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 и 3 - функциональные схемы соответственно входного и выходного коммутаторов для случая задержки, например, четырех разрядных слов; на фиг. 4 - временные диаграммы, поясняющие работу устройства.

Устройство содержит (фиг. 1) входной коммутатор 1, накопитель 2, счетчик 3 адреса, регистр 4 кода задержки, регистр 5 информации, выходной коммутатор 6, вход 7 синхронизации устройства, информационные входы 8, информационные выходы 9. Входной коммутатор 1 содержит (фиг. 2) мультиплексоры 10-13. Выходной коммутатор б содержит (фиг. 3) мультиплексоры 14-17. Кроме того,показаны синхроимпульсы 18 на входе 7 устройства, сигналы 19 на адресных выходах счетчика 3 адреса, информационные сигналы 20 и 21 соответственно на входах 8 и выходах 9 устройства (фиг. 4).

Устройство работает следующим образом.

0

5

0

5

В начальный момент времени происходит обнуление регистров 4 и 5 устройства. Цепи обнуления условно не показаны.

Затем на входы 8 начинают поступать т-разрядные слова задерживаемого массива, сопровождаемые с;инхроимпульсами 18 типа меандр на входе 7 (фиг. 4). Причем каждый синхроимпульс соответствует одному такту, во время первой половины каждого такта происходит чтение информации из ячеек одного столбца накопителя 2, адрес которого выдается счетчиком 3, а во время второй половины такта - запись информации в этот же столбец ячеек накопителя 2. Счетчик 3 последовательно перебирает адреса столбцов накопителя 2. Таким образом, число К тактов задержки слов массива опре- лйется коэффициентом пересчета счетчика 3.

Информация, считанная в данном такте, записывается в регистр 5 по отрицательному перепаду синхроимпульса на входе 7.

Коммутатор 1 осуществляет поразрядную коммутацию входной информации таким образом, что в каждом следующем такте старшие и последующие разряды, поступающие в накопитель 2, поочередно записываются в различные разряды накопителя 2, циклически сдвигаясь на один разряд. Расположение разрядов задерживаемых слов а, в, с, d и так далее накопителей 2 для случая четырех разрядов показано в таблице.

Изобретение относится к вычислительной технике и может быть использовано для задержки цифровой информации. Целью изобретения является снижение максимально возможной суммарной погрешности задерживаемого массива в случае отказа любого разряда накопителя. Устройство содержит входной коммутатор 1, накопитель 2, счетчик 3 адреса, регистр 4 сигналов задержки, регистр 5 информации и выходной коммутатор 6, выходы 9 которого являются выходами устройства, информационными входами 8 которого являются разрядные входы входного коммутатора 1. Цель достигается за счет того, что устройство располагает информационные разряды задерживаемого массива в накопителе 2 таким образом, что отказ любого из разрядов накопителя 2, независимо от его позиции, приводит к средней суммарной погрешности всего массива, которая значительно меньше максимально возможной, возникающей в случае потери старших разрядов слов массива информации. 4 ил., 1 табл. о (Л

Как видно из приведенного в таблице примера старшие а, в и так далее и более мла- шие разряды задерживаемых слов последовательно оказываются в различных разрядах накопителя 2, вследствие чего отказ любого из разрядов накопителя 2 приводит к усреднению, т. е. некоторому снижению погрещ- ности всего задерживаемого массива.

Управление входным коммутатором 1 осуществляется с помощью младщих разрядов счетчика 3, задержанных на половину такта на регистре 4, так как входная и выходная информации которого задерживаются на половину такта относительно адресных сигналов 19 на выходах счетчика 3 (фиг. 4).

Коммутатор 6 выполняет обратное преобразование считываемой информации для восстановления естественного расположения старших разрядов и управляется аналогично коммутатору I.

Таким образом, предлагаемое устройство обеспечивает среднюю суммарную погрешность задерживаемого массива, независящую от позиции отказавщего разряда накопителя 2.

Формула изобретения

Устройство для задержки цифровой информации, содержащее накопитель, счетчик адреса, регистр кода задержки и регистр

информации, причем разрядные выходы счетчика адреса подключены к адресным входам накопителя, выходы которого соединены с информационными входами регистра информации, отличающееся тем, что, с целью повышения достоверности передачи задерживаемого массива информации, в него введены входной коммутатор и выходной коммутатор, выходы которого являются информационными выходами устройства, информационными входами которого являются разрядные входы входного коммутатора, выходы которого соединены с информационными входа

ми накопителя, причем выходы регистра сигналов задержки подключены к входам управления входного коммутатора и входам управления выходного коммутатора, разрядные входы которого соединены с выходами регистра информации, выходы младших разрядов счетчика адреса подключены к информационным входам регистра сигналов задержки, управляюший вход которого, управ- ляюший вход регистра информации, вход записи-чтения накопителя и счетный вход счетчика адреса объединены и являются входом синхронизации устройства.

Фиг.2

Ф14г,.3

а-2}тант ( LTQK-T (i- Птант

енцкЗопис

19

Х 1-2 X / X 1 X i.1 X