Устройство для задержки цифровой информации с контролем Советский патент 1989 года по МПК H03K5/06 G11C29/00 

16

сл

с

Изобретение относится к вычислительной технике и может быть исполь- зовано в устройствах цифровой .задержки информации.

Целью изобретения является повышение надежности устройства, заключающееся в том, что каждая ячейка на колителя хранитсвою информацию с максимально возможной для данной ячейки точностью, не зависящей от состояния остальных ячеек накопителя

На чертеже приведена структурная схема устройства.

Устройство содержит пефвый 1 и второй 2 блоки свертки, входной коммутатор 3, элемент ИЛИ 4 счетчик 5 адреса 5 первый - третий 6-8 накопители, выходной регистр 9, D-триг- гер 10/ третий блок 11 свертки, первый блок 12 сравнения, четвертый блок 13 свертки, второй блок. 14 сравнения, выходной коммутатор 15, вход 16 синхронизации, информационные входы старших 17 и младших 18 разрядов, информационные выходы 19 и выходы 20 сигнала ошибки старших разрядов, информационные выходы 21 и выход 22 сигнала ошибки младших разрядов.

Устройство работает следующим образом.

На информационные входы 17 и 18 устройства поступает последовательность информационных слоЕ1, сопровождаемая синхроимпульсами на входе 16 синхронизации устройства причем во время первой половины такта происходит чтение информации из ячейки накопителя, записанной К тактов назад, а во время второй - запись информации в эту же ячейку, которая, в свою очередь, будет считана через К тактов. Величина задержки К определяется коэффициентом пересчета счетчика 5, который под воздействием синхроимпульсов последовательно перебирает адреса накопителей 6-8.

Старшие и младшие разряды записываются в накопители 6 и 7 вместе с соответствующими контрольными разрядами, которые вьгаисляются первым 1 и вторым 2 блоками свертки как сумма по модулю р. Считанная из накопителей информация вместе с контрольными разрядами записывается в выходной регистр 9.,

Третий 11 и четвертый 13 блоки свертки вместе с первым 12 и вторым, 14 блоками сравнения вырабатывают

0

5

0

5

0

5

0

5

0

5

сигналы об ошибках в старшем и младшем полусловах.

При отсутствии отказов в накопителях 6 и 7 входной 3 и выходной 15 коммутаторы передают на свои выходы информацию без перекоммутации, т,е. старшие разряды заносятся в накопитель 6, младшие - в накопитель 7. После задержки старшие разряды поступают на выход 19, младшие - на выход 21 .

В случае отказа некоторой ячейки накопителя 6, в которой хранятся старшие разряды, на выходе первого блока 12 сравнения появится сигнал 1, свидетельствующий об отказе. Этот сигнал будет записан, в следующем полутакте записи в третий, одноразрядный, накопитель 8. Одновременно с этим произойдет запись разрядов входного информационного слова по этому же адресу в накопители 6 и 7, Появление ц управляющем входе входного коммутатора 3 сигнала 1 вызовет переключение коммутатора 3. Б результате старшие разряды слова будут записаны в ячейку второго накопителя 7, а младшие - в ячейку первого накопителя 6, где в предыдущем полутакте чтения по этому же адресу бьша обнаружена неисправность.

Таким образом, каждой ячейке на- копителя 6 поставлена в соответствие-ячейка одноразрядного накопителя 8 с таким же адресом, в которой хранится информация о работоспособности соответствующей ячейки накопителя 6. Если в ячейке накопителя 8 хранится ноль, то соответствующая ячейка накопителя.6 исправна и в ней будут храниться старшие разряды. Если же в ячейке накопителя 8 хранится единица, то в соответствующей ячейке накопителя 6 существует неисправность и в нее будут заноситься младшие разряды, в то время как старшие разряды будут записаны в соответствующую исправную ячейку накопителя 7,

В этом случае при чтении в D-триг- гер 10 из накопителя 8 будет считываться единица, которая будет управлять переключением выходного коммутатора, для восстановления правильного местоположения младших и старших разрядов. Кроме того, этот сигнал через элемент ИЛИ 4 будет управлять записью следующего слова в эту

же ячейку накопителей 6 и 7 в перекоммутированном виде, т.е. вместо старших разрядов в накопитель 6 будут вновь записаны младшие разряды. Коммутаторы 3 и 15 коммутируют информацию вместе с соответствующими контрольными разрядами.

, Таким образом, за счет введения в устройство задержки цифровой информации дополнительного накопителя элемента ИЛИ и D-триггера обеспечивается сохранение в устройстве старших разрядов информации при возникновении отказа, что приводит к увеличению надежности устройства.

Формула изобретения

N

Устройство для задержки цифровой информации с контролем, содержащее четыре блока свертки, входной и выходной коммутаторы, счетчик адреса, первый и второй накопители, выходной регистр, два блока сравнения, причем счетный вход счетчика адреса соединен с входами управления записью/счи тьшанием первого и второго накопителей, входом разрешения приема выходного регистра и является входом синхронизации устройства, выход счетчика адреса подключен к адресным входам первого и второго накопителей, .информационные и контрольные входы первого и второго накопителей подключены к соответствующим выходам входного коммутатора, первый и второй информационные входы которого соединены с входами первого и второго блоков свертки соответственно и являются входами соответственно старших и младших разрядов информации устройства, выходы первого и второго блоков свертки соединены с соответствующими входами контрольных разря0

5

0

5

0

5

0

5

дов входного коммутатора, информационные и контрольные выходы первого и второго накопителей подключены к соответствующим входам выходного регистра, первый и второй информационные выходы которого соединены с соответствующими входами выходного коммутатора и входами третьего и четвертого .блоков свертки соответственно, контрольные выходы которых соединены с соответствующими входами первого и второго блока сравнения, входы которых соединены с контрольными выходами выходного регистра, первый и второй информационные выходы выходного коммутатора являются выходами старших и младших разрядов информации устройства соответственно, о т- личающееся тем, что, с целью повышения .надежности, в устройство введены третий накопитель, элемент ИЛИ и D-триггер, причем адресный вход третьего накопителя соединен с соответствующими входами первого и второго накопителей, информационный вход третьего накопителя соединен с управляющим входом входного коммутатора и выходом элемента ИЛИ, второй вход которого соединен с управляющим входом выходного коммутатора и выходом D-триггера, информационный вход которого соединен с выходом третьего накопителя, а вход управлений записью/считыванием соединен с соответствующими входами первого и второго накопителей, первый вход элемента ИЛИ соединен с выходом первого блока сравнения и первым входом ошибки выходного коммутатора, второй вход ошибки которого соединен с выходом второго блока сравнения, первый и второй выходы ошибки выходного коммутатора образует соответственно выходы сигналов ошибки старших и младших разрядов.

Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой задержки информации. Целью изобретения Является повышение надежности устройства. Повышение -надежности достигается за счет хранения информации в каждой ячейке накопителя с максимально возможной для нее точностью, не зависящей от состояния остальных ячеек накопителя. При этом старшие разряды информационного слова по каждому адресу хранятся в ячейке накопителя 6 или 7, что определяется работоспособностью ячейки соответствующего накопителя. Признак, указывающий на положение старшей части слова для каждой ячейки накопителей 6 и 7, хранится в накопителе 8. 1 ил. G S