Устройство для программируемой задержки информации Советский патент 1988 года по МПК G06F1/04 

ff

СО

ас оо со to

О5

Изобретение относится к вычислительной технике и может быть использовано при построении блоков цифровой задержки информации вычислительных систем с повышенной надежностью.

Цель изобретения - повышение достоверности задержанной информации.

На чертеже изображена структурная схема устройства для программируемой задержки информации.

Устройство содержит счетчик 1, первый одновибратор 2, элемент И 3, второй од- новибратор 4, первый 5 и второй 6 счетные триггеры, первый блок 7 элементов НЕРАВНОЗНАЧНОСТЬ, первый блок 8 памяти, второй блок 9 элементов НЕРАВНО- ЗНАЧНОСТЬ, второй блок 10 памяти, элемент ИЛИ 11, третий счетный триггер 12, регистр 13, четвертый счетный триггер 14, информационный вход 15, вход 16 синхронизации, вход 17 кода задержки, вход 18 сброса, информационный выход 19.

Устройство работает следующим образом.

В начальный момент времени происходит установка всех триггеров устройства в исходное состояние и прием кода задержки в счетчик 1 (по импульсу отрицатель- ной полярности на входе 18 сброса). На информационный вход 15 устройства последовательно поступают слова задерживаемого массива, сопровождаемые синхроимпульсами на входе 16 синхронизации. Причем во время каждого цикла задержки проис- ходит запись слов массива в один из блоков 8 или 10 и одновременно чтение из другого блока памяти информации, записанной в предыдущем цикле задержки. В следующем цикле режимы работы блоков 8 и 10 меняются: из того блока памяти, в который записан массив, производится чтение, а в тот блок памяти (накопитель), из которого считан массив, записывается новая информация. Управление режимами работы блоков 8 и 10 производится с по- мощью счетного триггера 12. Сигнал логического «О на его выходе означает, что соответствующий блок памяти работает в режиме записи, а сигнал логической «1 соответствует режиму чтения. Переключение триггера 12 происходит в конце каждого цикла задержки по сигналу заема счетчика 1. Одновибраторы 2 и 4 формируют необходимую задержку для установки адреса на входах блоков памяти и установления информации на входе выходного регистра 13.

Рассмотрим порядок работы блоков 8 и 10 для трехкратного повторения задержки одного и того же массива. В первом (после сигнала «Сброс) цикле задержки поступающий массив записывается в блок 8 по прямым (соответствующим счетчику 1) адре- сам. Этому соответствует логический «О на входе управления первого блока 7. При этом адреса поступают на адресные входы блока 8

без изменений. Одновременно производится чтение из блока 10 по инверсным (по от- нощению к счетчику 1) адресам, при этом на управляющем входе блока 9 присутствует логическая «1. Во втором цикле задержки данного массива производится чтение из блока 8 результатов задержки по прямым адресам и запись в блок 10 данного массива также по прямым адресам. В третьем цикле задержки в блок 8 записан тот же самый массив, но уже по инверсным адресам, а из блока 10 считана информация по прямым адресам. В четвертом цикле блока 8 считана информация по инверсным адресам. Управление инвертированием адресов осуществляется с помощью счетных триггеров 5 и 6.

Таким образом, за три последовательных цикла задержки одного и того же массива его слова оказываются записанными в прямом порядке следования адресов в первом блоке памяти, в прямом порядке следования адресов во втором блоке памяти и в инверсном порядке следования адресов в первом блоке памяти, т. е. каждый элемент массива каждый раз хранится в новой ячейке блока памяти, отказ одной из них приводит к искажению только одного значения из трех, что делает возможным правильный выбор мажорированием истинного значения каждого элемента задерживаемого массива, что повышает достоверность функционированияустройства.

0 5 0 5

0

Формула изобретения

Устройство для программируемой задержки информации, содержащее счетчик, первый и второй одновибраторы, элемент И, элемент ИЛИ, первый и второй блоки памяти, первый счетный триггер и регистр, причем информационные входы первого и второго блоков памяти поразрядно соединены и являются информационными входами устройства, вычитающий вход счетчика и вход первого одновибратора соединены и являются входом синхронизации устройства, входы разрядов счетчика являются входами кода задержки устройства, выход заема счетчика соединен с первыми входами элемента И и элемента ИЛИ, второй вход элемента И и вход установки в «1 первого счетчика триггера соединены и являются входом сброса устройства, выход элемента И подключен к входу установки счетчика, выход первого одновибратора соединен с входом второго одновибратора, выход которого подключен к второму входу элемента ИЛИ, входам выборки первого и второго блоков памяти и входу синхронизации регистра, информационные входы которого подключены поразрядно к информационным входам

первого и второго блоков памяти, выход регистра является информационным выходом устройства, выход элемента ИЛИ соединен со счетным входом первого счетного триггера, инверсный и прямой выходы которого подключены к входам записи-чтения первого и второго блоков памяти соответственно, отличающееся тем, что, с целью повышения достоверности задержанной информации, в него введены второй, третий и четвертый счетные триггеры, первый и второй блоки элементов НЕРАВНОЗНАЧНОСТЬ, причем вход установки в «1 третьего счетного триггера и вход установки в «О второго счетного триггера подключены к входу сброса устройства, выходы разрядов счетчика

0

подключены к информационным входам первого и второго блоков элементов НЕРАВНОЗНАЧНОСТЬ, выходы которых соединены с адресными входами первого и второго блоков памяти соответственно, управляющие входы первого и второго блоков элементов НЕРАВНОЗНАЧНОСТЬ соединены с выходами третьего и второго счетных- триггеров соответственно, счетные входы третьего и второго счетных триггеров соединены соответственно с прямым и инверсным выходами четвертого счетного триггера, счетный вход и вход установки в «О которого соединены с выходом заема счетчика и с входом сброса устройства соответственно.

Изобретение относится к вычислительной технике и может быть использовано при построении блоков цифровой задержки информации систем с повышенной надежностью. Цель изобретения - повышение достоверности задержанной информации за счет многократного повторения задержки одного и того же массива. Устройство содержит счетчик 1, одновибраторы 2 и 4, элемент И 3, счетные триггеры 5, 6, 12 и 14, блоки 7 и 9 элементов НЕРАВНОЗНАЧНОСТЬ, блоки 8 и 10 памяти, элемент ИЛИ 11 и регистр 13. Указанная цель достигается тем, что в устройство, содер- жашее счетчик, одновибраторы, первый и второй накопители, счетный триггер и выходной регистр, введены три счетных триггера и два блока управляемых инверторов. Устройство за три последовательных цикла задержки одного и того же массива выдает достоверную информацию, т. к. каждый элемент массива в следующем цикле задержки хранится в другой (неповторяюшейся за эти три цикла) ячейке блока памяти. Это делает возможным правильный выбор мажорированием истин- ного значения каждого элемента массива в случае отказа одной или нескольких ячеек /Л блока памяти. 1 ил.