ОТКАЗОУСТОЙЧИВАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА Советский патент 2005 года по МПК G06F11/00 

1. Отказоустойчивая вычислительная система, содержащая операционный блок, блок постоянной памяти, первый блок оперативной памяти, первый блок контроля на четность, дешифратор, первый, второй и третий сдвиговые регистры, причем выходы первой группы разрядов первого сдвигового регистра соединены с входами дешифратора, выходы второй группы разрядов и последовательный выход первого сдвигового регистра соединены соответственно с информационными входами разрядов второго сдвигового регистра и с двунаправленной шиной адреса-данных операционного блока, выход дешифратора соединен с параллельным информационным входом третьего сдвигового регистра, последовательные выходы второго и третьего сдвиговых регистров подключены к двунаправленной шине адреса - данных операционного блока, информационный выход которого соединен с входом первого блока контроля на четность, выход которого соединен с первым входом группы информационных входов первого регистра, входы синхронизации первого, второго и третьего сдвиговых регистров соединены соответственно с первым, вторым и третьим выходами группы выходов признаков команды операционного блока, отличающаяся тем, что, с целью повышения надежности за счет возможности возобновления вычислительного процесса после сбоя, она содержит второй блок оперативной памяти, блоки контроля на четность с второго по четвертый, блок блокировки и четвертый сдвиговый регистр, параллельный информационный вход которого соединен с параллельным выходом третьего сдвигового регистра, выход первого разряда четвертого сдвигового регистра соединен с входами сброса операционного блока и блока блокировки, выход второго разряда четвертого сдвигового регистра соединен с входом пуска операционного блока, двунаправленная шина данных - адреса операционного блока подключена к входам-выходам адреса - данных блока постоянной памяти, первого блока оперативной памяти и к первой группе информационных входов-выходов блока блокировки, выходы блока постоянной памяти, первого и второго блоков оперативной памяти соединены с входами соответственно второго, третьего и четвертого блоков контроля на четность, выходы с второго по четвертый блоков контроля на четность соединены соответственно с второго по четвертый входами группы информационных входов первого сдвигового регистра, вторая группа информационных входов-выходов блока блокировки соединена с входами-выходами адреса - данных второго блока оперативной памяти.

2. Система по п.1, отличающаяся тем, что блок блокировки содержит счетчик, два триггера, элемент ИЛИ, группу ключевых элементов, дешифратор и генератор импульсов, выход которого соединен со счетным входом счетчика, запускающий вход которого и вход сброса первого триггера подключены к входу сброса блока блокировки, выход счетчика соединен с S-входом первого триггера и первым входом элемента ИЛИ, выход которого соединен с S-входом второго триггера, выход которого подключен к первому разряду первой группы информационных входов-выходов группы ключевых элементов, вторая группа информационных входов-выходов которой подключена к второй группе информационных входов-выходов блока блокировки, первая группа информационных входов-выходов блока блокировки подключена к группе входов дешифратора и первой группе информационных входов-выходов группы ключевых элементов, управляющий вход которой соединен с нулевым выходом первого триггера, выход дешифратора соединен с вторым входом элемента ИЛИ.

3. Система по п.1, отличающаяся тем, что операционный блок содержит генератор импульсов, регистры информации, команд, результатов, микрокоманд, первый и второй коммутаторы, регистр общего назначения, дешифратор, память микрокоманд, арифметико-логический узел, причем двунаправленная шина адреса-данных операционного блока подключена к выходу первого коммутатора и информационному входу второго коммутатора, первый и второй выходы которого соединены с информационными входами соответственно регистра информации и регистра команд, вход сброса операционного блока подключен к входу останова генератора импульсов и входам сброса регистров информации, команд, общего назначения, результатов и микрокоманд, выход генератора импульсов соединен с входами синхронизации регистров информации, команд, общего назначения, результатов и микрокоманд, вход пуска генератора импульсов является входом пуска операционного блока, выход регистра информации соединен с первым информационным входом арифметико-логического узла, второй информационный вход которого соединен с выходом регистра общего назначения, выход арифметико-логического узла соединен с информационными входами регистров результатов и общего назначения, выход регистра команд соединен с входом дешифратора, первый, второй и третий выходы которого являются соответственно третьим, первым и вторым выходами группы выходов признаков команды, четвертый выход дешифратора соединен с адресным входом памяти микрокоманд, выход которой соединен с информационным входом регистра микрокоманд, выход которого соединен с управляющими входами первого и второго коммутаторов и входом кода операций арифметико-логического узла, выход регистра результатов соединен с информационным входом первого коммутатора, выходы регистра информации и арифметико-логического узла образуют информационный выход операционного блока.