Изобретение относится к вычислительной технике и может быть иснользоЕ ано для построения модулей вычислителя, вынолняю- Н1,его операции умножения и де,чения двоичных чисел произвольной разрядности.
Цель изобретения - расширение функциональных возможностей устройства за счет выполнения операций над дробными числами с фиксированной запятой.
На фиг. 1 представлена функцнона.чьная схема устройстЕШ для выполнения операций умножения и деления; на ф1 г. 2 - функциональная схема блока управления; на фиг. 3 - - функциональная схема блока приема и выдачи.
Устройство содержит блок 1 приема и выдачи, регистр 2, блок 3 суммирования, мультиплексор 4, блок 5 управлепия, блок 6 формирования признака активности, первый 7 и второй 8 элементы , 2И ИЛИ, первый Элемент И 9, элемент HP Ю, триггер 11. счетчик 12 циклов, де1пифрато|) 13, второй, третий и четвертый э. 1ементы И 14-16. коммутатор 17, первый 18 и второй 19 э:1ементы ИЛИ, пятый э:1емент И 20, третий э:1емент 2И-ИЛИ 21, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22 и 1нестой элемент И 23, причем нер- вый информационный вход блока 1 приема и выдачи соединен с информационной тиной 24 первого операнда устройства, пятый информационный вход блока 1 нриема и выдачи соединен с входом 25 (п- - 1) -го раз)Яда первого операнда устройства, второй информационный вход блока 1 приема и выдачи соединен с входом 26 (ii---2)-ro разряда первого операнда, установочный вход блока 1 нриема и выдачи соединен с установочьп 1м входом б/юка 5 управления, первым управляющим входом б.юка 3 суммирования, входом установки в «О счетчика 12 циклов, входом дешифратора 13, входом установки в «1 триггера 11, установочным входом б„ юка 6 формирования признака активности и установочным входом 27 устройства, четвертый выход блока 1 приема и выдачи соединен с выходной ниной 28 первого операнда устройства, третий выход блока 1 приема и выдачи соединен с выходом 29 (п-1)-го разряда первого операнда устройства, выход второго элемента И 14 соединен с первым входом блока 5 управления и с входом-выходом 30 первого разряда первого операнда устройства, выход третьего элемента И 15 соединен с вторым входом блока 5 управления и с входом-выходом 31 нулевого разряда первого операнда устройства, информационный вход регистра 2 соединен с информационной тиной 32 второго операнда устройства, второй информационный вход блока 3 суммирования является входом 33 переноса устройства, третий информационный вход блока 3 суммирования является входом 34 нулевого разряда второго операнда устройства, четвертый информационный вход блока 3 суммирования является входом
5
35 (п-1)-го разряда второго операнда устройства, пятый информационный вход блока 3 суммирования является входом 36 (п-2)- го разряда второго операнда устройства,
первый выход блока 3 суммирования является выходом 37 второго операнда устройства, второй выход блока 3 суммирования является выходом 38 распространения переноса устройства, третий выход блока 3 суммирования является выходом 39 нулевого разряда второго операнда устройства, четвертый выход блока 3 суммирования является выходом 40 первого разряда второго операнда устройства, пятый выход блока 3 суммирования является выходом 4 (п-1)-го
разряда второго операнда устройства, второй информационный вход мультиплексора 4 является входом 42 выдви|-аемых разрядов второго операнда устройства, тактовый вход счетчика 12 циклов соединен с первым входом б;1ока 6 формирования признака актив0 ности, т|)етьим входом блока 5 управления и тиной 43 синхронизации устройства, выход нервого элемента 2И-ИЛИ 7 соединен с вторым входом шестого элемента И 23, третьим входом элемента 2И-ИЛИ 21, четвертым входом блока 5 управления и входом-выходом 44 завершения операции устройства, пятый вход блока 6 формирования признака активности соединен с входом элемента НЕ 10, третьим входом второго элемента 2И-ИЛИ 8, зто)ым и третьим входами нерQ вого элемента 2И-ИЛИ 7, управляюшим входом коммутатора 17, первым входом пятого элемента И 20 и входом 45 определения старшего модуля устройства, ц естой вход блока 6 формирования признака активности соединен с выходом четвертого элемента
5 И 16 и входом-выходом 46 запуска устройства, седьмой вход блока 6 формирования признака активности соединен с выходом второго элемента 2И-ИЛИ 8, четвертым входо.м первого элемента 2И-ИЛИ 7 и входом-выходом 47 счета устройства, выход
0 коммутатора 17 является выходом 48 переноса из (п-1)-го разряда устройства, выход пятого элемента И 20 соединен с шестым информационным входом блока 1 приема и выдачи и входом-выходом 49 значения
я разряда частного устройства, четвертый информационный вход блока 1 приема и выдачи является входом 50 первого разряда второго операнда устройства, выход 51 элемента НЕ 10 соединен с четвертым входо.м второго элемента 2И-ИЛИ 8, выход 52 триг0 гера 11 соединен с первым входом второго элемента 2И-ИЛИ 8 и с вторым входом блока 6 формирования признака активности, выход 53 нулевого разряда счетчика 12 циклов соединен с входом установки в «О триггера 11, выход 54 (К-2)-го разряда счет5 чика 12 циклов соединен с четвертым входо.м блока 6 формирования признака активности, с первым входом первого элемента 2И-ИЛИ 7 и с вторым входом второго элемента 2ИИЛИ 8, выход 55 (К-1)-го разряда счетчика 12 циклов соединен с третьим входом блока 6 формирования признака активности и с первым входом четвертого элемента И 16, выход 56 блока 6 формирования признака активности соединен с вторыми входами второго и третьего элементов И 14 и 15, yri- равляющим входом блока 1 приема и выдачи четвертым входом третьего элемента 2И- ИЛИ 21, первым входом первого элемента И 9 и входом запуска счетчика 12 циклов, выход 57 дешифратора 13 соединен с первым входом элемента ИЛИ 18, выход 58 дешифратора 13 соединен с вторым входом элемента ИЛИ 18, первым входом третьего элемента 2И-ИЛИ 21 и первым входом кода операции блока I приема и выдачи, выход 59 дешифратора 13 соединен с первым входом элемента ИЛИ 19, выход 60 дешифратора 13 соединен с вторым входом элемента ИЛИ 19 и первым входом шестого элемента И 23, выход 61 первого элемента ИЛИ 18 соединен с пятым и шестым входами второго элемента 2И-ИЛИ 8, пятым входом первого элемента 2И-ИЛИ 7, пятым входом блока 5 управления, вторым входом первого элемента И 9, восьмым входом блока 6 формирования признака активности и вторым входом кода операции блока 1 приема и выдачи, выход 62 второго элемента ИЛИ 19 соединен с п,1естым входом первого элемента 2И-ИЛИ 7, вторым входом четвертого элемента И 16, шестым входом блока 5 управления, вторым входом третьего элемента 2И-ИЛИ 21, девятым входом блока 6 формирования признака активности и третьим входом кода операции блока 1 приема и выдачи, выход 63 блока 5 управления соединен с первым управляющим входом мультиплексора 4 и вторым информационным входом коммутатора 17, выходы 64 и 65 блока 5 управления соединены соответственно с вторым и третьим управляющими входами мультиплексора 4, выход 66 регистра 2 соединен с первым информационным входом мультиплексора 4, выход
67которого соединен с первым информационным входом блока 3 суммирования, второй и третий управляющие входы которого соединены соответственно с выходами
68и 69 блока 5 управления, выход 70 блока 3 суммирования соединен с входом-выходом 3 нулевого разряда первого операнда устройства и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22, первый вход которого соединен с выходом 71 старшего разряда регистра 2 и первым информационным входом коммутатора 17, первый 72 и второй 73 выходы блока 1 приема и выдачи соединены соответственно с первыми входами элементов И 15 и 14, выход щестого элемента И 23 соединен с третьим сдвиговым входом 74 блока 1 приема и выдачи, выход третьего элемента 2И-ИЛИ 21 соединен с вторым сдвиговым входом 75 блока 1 приема и выдачи, выход первого элемента И 9 соединен
0
с Г1ерв1 1м сдвиговым входом 76 б. кжа 1 приема и выдачи, выход 77 э.пемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 соединен с вторым входом пятого элемента И 20.
Б. юк 5 управления образует первый 78
и второй 79 элементы НЕ, первый, второй и третий триггеры 80-82, элемент И 83, первы.й, второй и третий элементы 2И-ИЛИ 84-86, элемент ЗИ-ИЛИ 87 и элемент 5И- ИЛИ 88 с соответствуюн1ими связями.
Блок 1 приема и выдачи содержит регистр 89, элемент И 90, группу 91 элементов И, а также первый 92 и второй 93 элементы 2И-ИЛИ с соответствующими связями.
Устройство работает следующим образом.
5 При умножении дробных чисел загрузка множимого и множителя происходит через входы 32 и 24 соответственно в регистр 2 и блок 1. Код микрооперации декодируется дешифратором 13, выдающим сигнал «1 на выход 58.
0 По сигналу «Установка, поступающему на вход 27, устройство переводится в исходное состояние. Этот сигнал сбрасывает счетчик 12 циклов, устанавливает в «1 триггер 1 1 и переводит блоки 5 и 6 в исходное
5 состояние.
Единичное значение триггера 11 в старшем модуле проходит через элемент 2И- ИЛИ 8 и выдается на выход 47 как сигна.ч запуска счетчика 12 циклов. Сигнал запуска поступает на вход 46 млад1пего модуля, раз0 решает подачу синхроимпульсов на шестой вход блока 6 формирования признака активности модуля и устанавливает на его выходе единичный сигнал. Триггер 11 сбрасывается при единичном значении сигнала .переноса из нулевого разряда счетчика 12
5 на выходе 53. При единичном значении признака активности разрешается работа счетчика 12 циклов, отсчитывающего по синхроимпульсам число циклов алгоритма умножения. В активном модуле через элемент И 9 в каждом цикле на вход 76 блока 1 подается сигнал сдвига множителя в регистре 89 блока 1 вправо на два разряда. Значения двух младших разрядов регистра 89 выдаются через элементы И 14 и 15 на выходы 30 и 31. Если модуль не активен, то сдвиг содержи5 мого регистра 89 не происходит и значения его младших разрядов не выдаются.
Значения двух младших выдвинутых разрядов множителя с выходов элементов И 14 и 15 активного модуля поступают с выходов
0 30 и 31 в блок 5 для анализа во всех модулях. По значению этих сигналов и с учетом возможных переносов из предыдущих пар разрядов в каждом модуле из блока 5 выдается управляющий сигнал на один из выходов 63-65. По единичному значению сигнала
5 на выходе 63 множимое из регистра 2 поступает в блок 3 через мультиплексор 4 в обратном коде. Одновременно через коммутатор 17 в старшем модуле на его выход 48
0
распространения переноса выдается сигнал «1, поступающий через вход 33 переноса на вход млад1лего разряда сумматора блока 3 в младшем модуле как входной перенос. Во всех остальных случаях старший модуль выдает на выход 48 сигнал «О.
Но единичному значению сигнала на выходе 64 множимое передается в блок 3 в прямом коде, а но единичному значению сигнала на выходе 65 множимое поступает в блок 3 в прямом коде со сдвигом влево на один разряд. В этом случае старший разряд множимого из регистра 2 каждого модуля, кроме старн его, через коммутатор 17 выдается на выход 48 и поступает на вход 42 более старшего модуля. В младшем модуле этот разряд заполпяется нулем, постунивпжм с его входа 42. Если па всех выходах 63-65 присутствует сигнал «О, то в б;10к 3 во всех модулях передается код «О. В нервом цикле в блоке 3 множимое складывается с кодом «О.
Но единичному значению си1 нала на выходе 69 блока 5 каждого модуля полученное частичное нроизведение сдвигается в регистре блока 3 вправо на два разряда. Одновременно нроизводится сдвиг множителя в регистре 89 блока 1 вправо на два разряда в активном модуле. Младн ие два разряда еодержимого регистра б/юка 3 выдаются в каждом модуле на выходы 39 и 40.
Значения этих ;1.вух разрядов с выходов 39 и 40 младшего модуля (очередные два разряда младп1ей половины произведе- :ния) поступают через входы 26 и 50 на входы старших двух разрядов схемы с;:.вига регистра 89 блока активного модуля и заполняют освободившиеся при сдви1 е разряды регистра 89.
В других модулях сигналы с выходов 39 и 40 поступают через входы 36 и 35 па входы старншх разрядов схемы сдвига блока 3 более младшего модуля и заполняют осво- бодивншеся при сдвиге старшие разряды. В старшем модуле эти разряды заполняются значением знака частичного п|:)оизведения.
По истечении очередных {/ (--2) циклов с выхода 54 переноса (/(-2)го разряда счетчика 12 циклов активности модуля, ес.чи он не старший, выдается единичный сигнал, постунаюший на четвертый вход блока 6.
К этому времени все разряды множителя в активном модуле оказываются выдвинутыми из регистра 89 блока 1, а вместо них в регистре 89 сформированы п разрядов младшей половины произведения.
Одновременно этот сигнал выдается через элемент 2И-ИЛИ 8 на выход 47 счета и поступает через вход 46 запуска соседнего более старшего модуля на вход его блока 6, переводя модуль в активное состояние.
После формирования последних п разрядов младшей половины произведения в старшем модуле единичный сигнал с выхода 54
счетчика 12 проходит через элемент 2И- ИЛИ 7 на входы 44 всех модулей и воспринимается как сигнал завершения операции. Этот сигнал поступает в каждом модуле в блок 5. По этому сигналу выполняется коррекция старшей половины произведения в блоках 3 всех модулей.
После коррекции результат умножения дробных чисел по единичному значению
сигнала на выходе 68 блока 5 и на выходе 75
элемента 2И-И71И 21 сдвигается влево на один разряд. Для осушествления операции сдвига влево па один разряд содержимого регистра 89 блока 1 сразу во всех модулях выход 29 (п-1)-го старшего разряда первого операнда млад11цего модуля соединен с входом 25 блока 1 более старшего модуля. После сдвига влево на один разряд результат операции умножения дробных чисел считывается с выхода 28 {младшая половина произведения) и с выхода 37 (старшая половина произведения).
Операция деления дробных чисел осуществляется в два этапа.
На первом этапе во всех модулях в блок 3 через регистр 2 и мультиплексор 4 с входа 32
загружается половина делимого. На втором этапе через входы 24 и 32 всех модулей загружаются параллельно в регистр 89 блока 1 и в регистр 2 соответственно младшая половина делимого и делитель. Деп1ифратор 13 выдает сигнал «1 на выход 60.
Сигнал «Установка с входа 27 каждого модуля сбрасывает в «О счетчик 12 циклов, устанавливает в «1 триггер 11 и переводит б,11оки 5 и 6 в исходное состояние.
Единичное значение сигнала на выходе 52
триггера 11 в старшем модуле разрешает прохождение синхроимпульсов на шестой вход блока 6 формирования признака активности, устанавливающего на его выходе единичный еигнал, т. е. старший модуль пере ходит в активное состояние и запускается его счетчик 12 циклов.
В активном модуле при делении через элемент 2И-ИЛИ 21 на вход блока 1 выдается в каждом цикле сигнал сдвига влево на один разряд содержимого регистра 89 блока 1.
В первом цикле по единичному значению сигнала на выходе 63 блока 5 через мультиплексор 4 в блок 3 подается обратный код делителя, который складывается со старшей половиной делимого. Одновременно, как и
при умножении, на выход 48 старшего модуля подается единичный еигнал с выхода 63 через коммутатор 17. Во всех остальных циклах на выход 63 или 64 блока 5 выдается единичный сигнал в зависимости от знака предыдущего частичного остатка, поступающего с выхода 70 блока 3 старшего модуля на входы 31 всех модулей.
Знак частичного остатка в каждом модуле поступает с выхода 70 блока 3 на вход
7
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 для сравнения со знаком делителя. После сравнения на выходе 77 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 появляется значение очередного разряда частного. В старшем модуле это значение выдается на вы.ход 49 устройства.
После вычисления очередного частичного остатка содержимое блока 3 сдвигается но единичному значению сигнала на вы.ходе 68 блока 5 влево на один разряд в каждом модуле. При этом сигнал с выхода блока 3 выдается на выход 41 устройства, соединенного с входом 34 нулевого разряда соседнего более старгнего модуля, и заполняет освободившийся нри сдвиге младший разряд в блоке 3 суммирования.
В младшем модуле на вход 34 б:1ока 3 поступает сигнал с выхода 29 регистра 89 блока активного модуля. В млад1ний разряд регистра 89 активного модуля при. ei o сдвиге влево записывается очередной разряд частного, поступающий с выхода 49 из стар- luero модуля.
По истечении очередных (п-1) циклов с выхода 55 переноса (К-)-го разряда счетчика 12 выдается единичный сигнал. Этот сигнал поступает на вход блока 6 н сбрасывает признак активности .модуля.
К этому времени все разряды младшей половины де. шмого в активном модуле оказываются выдвинутыми из регистра 89 блока 1 в блок 3 младн1его модуля, а вместо них в регистре 89 сформированы очередные л разрядов частного.
Одновременно со сбросом признака активности сигнал с выхода 55 счетчика 12 через эле.мент И 16 выдается на выход 46, соединенный с входо.м 47 соседнего более младшего модуля, и переводит модуль в активное состояние.
После формирования последних п разрядов частного из младшего модуля выдается на его выход 46 сигнал, поступающий через вход 47 старшего, модуля и через элемент 2И-ПЛИ 7 на выход 44 завершения операции старшего модуля.
Сигнал с выхода 44 старшего модуля поступает на входы 44 всех модулей и воспринимается как сигнал завершения онера- ций. По этому сигналу производится при необходимости коррекция остатка в блоке 3 всех модулей.
После коррекции io единичному значению сигнала на выходе 74 элемента И 23 происходит сдвиг частного в блоках 1 всех модулей вправо на один разряд.
Результат операции деления дробных чисел считывается с выхода 28 из блока 1 (частное) и с выхода 37 блока 3 (остаток).
Таким образом, в устройстве выполняются операции умножения и деления не только целых, но и дробных чисел, что расширяет его функциональные возможности.
8 Фор.,ула изобретения
I. Устройство д.чя вынолнен1 Я онераци умножения и деления, содержащее блок
приема и выдачи, регистр, блок суммирования, мультиплексор, блок унргшлопж, б,ток формирования признака актнв1 ости, первый и второй элементы 2И-ИЛИ, с первого но шестой элементы И, элемент ПЕ, три1тср, счетчик циклов, дспшфратор н к()ммутато(1. причем первый информационный вход блока приема и выдачи соединен с информационной НИНОЙ первого операнда устройства, второй информационный вход блока нрпема и выдачи яв,1яется входом (п-2)-го разряда
5 первого онеранда устройства, (где п - разрядность операндов), первый )вьп1 вход блока приема и выдачи соедине с выходом первого элемента И, первый вход которого соединен с выходом блока фо широ- вания признака активности н входом зануска
0 счетчика циклов, установочьпз1Й вход б, 1ока приема н выдачи соединен с установочным входо.м блока управления, первым управляющим входом блока суммирования, входом установки в «О счетчика циклов, входом
5 дешифратора, входом установки в «1 триггера, установочным входом б,пока формирования признака активности и с установочным входом устройства, первый п второй выходы блока приема и выдачи соединены соответственно с первыми входами второго н треть0 его элементов И. вторые входы которых соединены с выходом блока формирования признака активности, третий выход б, приема и выдачи является выходом (п-1)- го разряда первого онеранда ycTpoiicTBa, четвертый выход б,чока приема и выдачи
5 является выходом первого операнда устройства, выход второго элемента И соединен с первым входом блока управлени я и яв.чяет- ся входом-выходом первого разряда первого операнда устройства, выход третьего элемента И соединен с вторым входом блока управления и является входом- выходом нулевого разряда первого операнда устройства, информационный вход регистра соединен с ипформацнонной шиной второго операнда устройства, выход регистра соедн5 нен с первым информационным входом мультиплексора, выход старшего разряда регистра соединен с первым информационным входом коммутатора, первый информационный вход блока суммирования соединен с выходом мультиплексора, второй информацион0 чый вход бока суммирования является входом переноса устройства, третий информационный вход блока суммирования является входом нулевого разряда второго операнда устройства, четвертый информационный вход блока су.ммирования является входом
5 (п-Г)-го разряда второго операнда устройства, пятый информационный вход блока суммирования является входом (п-2)-го разряда второго операнда устройства, нер0
вый выход блока суммирования является выходом второго операнда устройства, второй выход блока суммирования является выходом распространения нереноса устройства, третий выход блока суммирования является выходом нулевого разряда второго операнда устройства, четвертый выход блока суммирования является выходом первого разряда второго операнда устройства, пятый выход блока суммирования является дом (rt-1)-го разряда второго онеранда устройства, второй информационный вход мультиплексора является входом выдвигаемых разрядов второго операнда устройства, первый унравляюн 1ий вход мультиплексора соединен с первым выxoдo f блока управления и с вторым информационным входом коммутатора, второй и третий управляющие входы мультиплексора соединены соответственно с вторым и третьим выходами блока управления, четвертый и пятый выходы которого соединены соответственно с Е торым и третьим управ.чяюшими входами блока суммирования, третий вход блока управле- .ния соединен с тактовым входом счетчика циклов, первым входом блока формирования признака активности и с шиной синхронизации устройства, четвертый вход блока управления соединен с выходом первого эле- мепта 2И-ИЛИ и является входом-выходом завер1нения операции устройства, второй вход блока формирования признака активности соединен с выходом триггера и с первым входом второго элемента 2И-ИЛИ, третий вход блока формирования признака активности соединен с выходом (К - 1)-го разряда счетчика циклов (где К - разрядность счетчика) и с первым входом четвертого элемента И, четвертый вход блока формирования признака активности соединен с выходом (К-2)-го разряда счетчика циклов, с первым входом первого элемента 2И- ИЛИ и с вторым входом второго элемента $И-ИЛИ, пятый вход блока формирования признака активности соединен с входом элемента НЕ, третьим входом второго элемента 2И-ИЛИ, вторым и третьим входами первого элемента 2И-ИЛИ, управляюпшм входом коммутатора, первым входом пятого элемента И и является входом определения стар- модуля устройства, шестой вход блока формирования признака активности соединен с выходом четвёртого элемента И и является входом-выходом запуска устройства, седьмой вход блока формирования признака активности соединен с выходом второго элемента 2И-ИЛИ, четвертым входом первого элемента 2И-ИЛИ и является входом-выходом счета устройства, выход коммутатора Является выходом переноса из (п-1)-го разряда устройства, выход элемента НЕ соединен с четвертым входом второго элемента 2И-ИЛИ, вход установки в «О триггера соединен с выходом нулевого разряда счетчика циклов, а выход нятого элемента И является входом-выходом значения разряда частного устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет вьпюлпения операций над дробными числами с фиксированной запятой, в него введены первый и второй элементы ИЛИ, третий элемент 2И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход первого элемента ИЛИ соеди пен с первым выходом дешифратора, второй вход первого элемента ИЛИ соединен с вторым выходом денжфратора, первым входом третьего элемента 2И-ИЛИ и с первым входом кода операции блока приема и выдачи,
5 выход первого элемента ИЛИ соединен с пятым и шестым входами второго элемг-нта 2И-ИЛИ, пятым входом первого элемента 2И-ИЛИ, пятым входом блока управления, вторым входом первого элемента И, восьмым входом блока формирования признака ак0 тивпости и с вторым входом кода операции блока приема и выдачи, первый вход второго элеме 1та ИЛИ соединен с третьим выходом дешифратора, второй вход второго элемента ИЛИ соединен с чегвертым выходом де1пиф5 ратора и с первым входом ujecToro элемента И, выход второго элемента ИЛИ соединен с шестым входом первого элемента 2И-ИЛИ, вторым входом четвертого элемента И, шестым входом блока управления, вторым входом третьего элег11ента 2И-ИЛИ, девятым
0 входом блока формирования признака активности и с третьим входом кода операции блока приема и выдачи, второй вход шестого элемента И соединен с третьим входом третьего элемента 2И-ИЛИ и является входом- выходом завершения операции устройства,
5 выход третьего элемента 2И-ИЛИ соединен с вторым сдвиговым входом блока приема и выдачи, выход шестого элемента И соединен с третьим сдвиговым входом блока приема и выдачи, четвертый вход третьего элемента 2И-ИЛИ соединен с выходом блока формирования признака активности и с управляющим входом блока приема и выдачи, третий информационный вход которого является входом-выходом нулевого разряда первого операнда устройства, четвертый
5 информационный вход блока приема и выдачи, является входом первого разряда второго операнда устройства, пятый информационный вход блока приема и выдачи является входом (п-1)-го разряда первого операнда устройства, шестой информацион0 ный вход блока приема и выдачи соединен с выходом пятого элемента И, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом старшего разряда регистра, а второй вход элемента ИСКЛЮ5 ЧАЮЩЕЕ ИЛИ соединен с шестым выходом блока суммирования и вторым входом блока управления.
0
11
| название | год | авторы | номер документа |
|---|---|---|---|
| Устройство для выполнения операций умножения и деления | 1980 |
|
SU955038A1 |
| Суммирующее устройство с плавающей запятой | 1982 |
|
SU1056182A1 |
| Арифметическо-логическое устройство для обработки десятичных данных | 1984 |
|
SU1244660A1 |
| Арифметическое устройство с плавающей точкой | 1985 |
|
SU1259248A1 |
| Процессор с микропрограммным управлением | 1983 |
|
SU1149273A1 |
| Устройство для формирования адресов процессора быстрого преобразования Фурье | 1983 |
|
SU1080149A1 |
| Вычислительное устройство | 1980 |
|
SU957203A1 |
| Устройство для алгебраического сложения чисел | 1986 |
|
SU1339552A1 |
| Многовходовой знакоразрядный сумматор | 1982 |
|
SU1027716A1 |
| Однородная вычислительная система | 1984 |
|
SU1275458A1 |
Изобретение относится к вычислительной технике и может быть использовано для построения .модулей вычислителя, выполняющего операции умножения и деления двоичных чисел произвольной разрядности. Цель изобретения - расширение функциональных W о 1л возможностей за счет выполнения операций над дробными числами с фиксированной занятой. Устройство содержит блок I приема и выдачи, регистр 2, блок 3 суммирования, мультиплексор 4, блок 5 управления, блок 6 фор.мирования признака активности, первый 7 и второй 8 элементы 2И-ИЛИ, первый элемент И 9, элемент НЕ 10, триггер II, счетчик 12 циклов, дешифратор 13, второй 14 третий 15 и четвертый 16 элементы. И, коммутатор 17, первый 18 и второй 19 элементы ИЛИ, пятый элемент П 20, третий элемент 2И-ИЛИ 21, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22 и шестой элемент И 23 с соответствующими связями. Устройство осун ествляет операции умножения и деления над целыми и дробными числами, выраженными в двоичной форме произвольной разрядности. 2 з. п. ф-лы, 3 ил. (Л 4 О СО О Oi
элемента 5И-ИЛИ и с девятым входом второго элемента 2И-ИЛИ, инверсный выход третьего триггера соединен с тринадцатым входом элемента ЗИ-ИЛИ, с восемнадцатым девятнадцатым и двадцатым входами элемента 5И-ИЛИ, с четвертым входом первого элемента 2И-ИЛИ и с десятым входом второго элемента 2И-И,ПИ, выход элемента ЗИ- ИЛИ является первым выходом блока выработки управляющих сигналов, выход элемента 5И-ИЛИ является вторым выходом блока выработки управляюп1,их сигналов, выход второго элемента 2И-ИЛИ является третьим выходом блока управления, выход третьего элемента 2И-ИЛИ является четвертым выходом блока управления, выход элемента И является пятым выходом блока управления. 3. Устройство по п. 1, отличающееся тем, что блок приема и выдачи содержит регистр, элемент И, группу элементов И и первый и второй элементы 2И-ИЛИ, причем информационный вход регистра является первым информационным входом блока, вход (п-2)- го разряда регистра является вторым информационным входом блока, первый управ- ляюший вход регистра является первым сдвиговым входом блока, первые входы группы элементов И объединены и являются установочным входом блока, первый вход первого элемента 2И-ИЛИ является первым входом кода операции блока, первый вход второго элемента 2И-ИЛИ является вторым входом кода операции блока, второй вход первого элемента 2И-ИЛИ является третьим входом кода операции блока, второй управляющий вход регистра соединен с первым входом элемента И, третьим входом первого элемента 2И-ИЛИ и является вторым сдвиговым входом блока, третий управляющий вход регистра соединен с вторым входом второго элемента 2И-ИЛИ и является третьим СДВИ1-ОВЫМ входом блока, четвертый вход первого элемента 2И-ИЛИ соединен с третьим входом второго элемента 2И-ИЛИ и является управляющим входом блока, четвертый вход второго элемента 2И-ИЛИ является третьим информационным входом блока, пятый вход второго элемента 2И-ИЛИ является четвертым информационным входом блока, пятый вход первого элемента 2И- ИЛИ является пятым информационным входом блока, шестой вход первого элемента 2И-ИЛИ является шестым информационным входом блока, выход нулевого разряда регистра является первым выходом блока, выход первого разряда регистра является вторым выходом блока, выход (п-1)-го разряда регистра соединен с вторым входом элемента И, выход которого является третьим выходом блока, остальные-выходные разряды регистра соединены соответственно с вторыми входами элементов И блока элементов И, выходы которых являются четвертым выходом блока приема и выдачи.
13
выхол первого элемента 2И-И,ПИ соединен с (п-1)-м разрядом информационного входа регистра, выход второго элемента 2Иф1/.2
14
ИЛИ соединен с нервым разрядом информационного входа регистра.
| Устройство для деления чисел безВОССТАНОВлЕНия OCTATKA | 1979 |
|
SU817706A1 |
| Приспособление для точного наложения листов бумаги при снятии оттисков | 1922 |
|
SU6A1 |
| Устройство для выполнения операций умножения и деления | 1980 |
|
SU955038A1 |
| Приспособление для точного наложения листов бумаги при снятии оттисков | 1922 |
|
SU6A1 |
