Запоминающее устройство с резервированием Советский патент 1988 года по МПК G11C29/00 

ЦЗиг.1

Изобретение относится к вычислительной технике и может быть использовано при пост)оении полупроводниковых запоминающих устройств (ЗУ),

Целью изобретения является повы шение быстродействия ЗУ за счет ускоренного сброса сигналов навыходе дешифратора адреса.

На фиг,1 представлена функциональная схема ЗУ с резервированием; на фиг,2 - временные диаграммы его работы.

ЗУ с резервированием (фиг,1) содержит основной 1 и резервный 2 накопители, усилитель 3 записи-считывания, Дешифратор 4 адреса, блок 5 предзаряда, блок 6 хранения резервных адресов, блок 7 фор -1ирования резерв

Таким образом происходит выбор элементов памяти из основного накопителя 15 данные из которых поступают на вход усилителей записи - счи- тьгоания 3 и на информационный вход/выход ЗУ в режиме считывания,

Процесс выборки элементов памяти при записи происходит аналогично, данные с входа/вькода данных ЗУ по- . ступают на входы/выходы основного и резервного накопителей и записываются в выбранные злементы памяти.

При изменении любого адресного сигнала на входах 10 ЗУ на выходе детектора 8 смены адреса появляется кратковременньй импульс смены адреса, имеющий логический уровень, на выхо

Изобретение относится к вычислительной технике и -может быть использовано при построении полупроводниковых запоминающих устройств. Целью изобретения является повьшение быстЮ родействия за счет ускоренного сброса сигналов на выходе дешифратора адреса. Поставленная цель достигается введением группы элементов И 11, которые на время смены сигналов на адресном входе 10 устройства блокируют адресный вход резервного накопителя 2 и выход дешифратора 4 адреса, наличие у которого входа блокировки позволяет ускоренно сбрасывать сигналы на его выходе. Указанные меры позволяют уменьшить взаимное перекрытие сигналов на выходах основного 1 и резервного 2 накопителей, что повышает быстродействие запоминающего устройства и снижает потребляемую мощность. 2 ил. (Л с 12 о

нызс адресов, детектор 8 смены адреса, - дах элементов И 11 формируется зфовень

группу адресных формирователей 9, входы 10 адреса устройства, группу элементов И 11 и информационный вход/ выход 12 устройства.

Устройство работает следующим образом.

В режиме обращения при неизменных адресных сигналах на входах 10 ЗУ на выходе адресных формирователей 9 устанавливается адрес, на выходе детектора 8 смейы адреса сформирова- 1-зы разрешающий уровень (в данном случае - высокий логический уровень). Если адрес на входах 10 совпадает с адресами, хранимыми в блоке 6 хране25

30

сигнала, запрещающий работу дешифратора 4 и выбор элементов памяти из основного и резервного накопителей, независимо от логических уровней сигналов на вторых входах элементов И 11 (фиг.2д,е). Таким образом, при смене адресных сигналов на входах ЗУ происходит кратковременный запрет обращения к накопителям, осуществляется быстрьм сброс сигналов выборки и сигнала на втором входе дешифратора 4 , происходит установка сигналов на адресных входах накопителей. Через определенное время, задаваемое детектором 8 смены адреса (например.

НИН резервных адресов, т.е. при обра-35 через время, равное времени установщении к резервному накопителю 2, то на соответствующем выходе блока 7 и на выходе соответствукщего элемента И 11 сформированы сигналы, разрешающие выборку элементов памяти из ре- нервного накопителя 2 (высокий логический уровень).

На выходе равенства блока 7 и на выходе первого элемента И 11 сформированы сигналы, запрещающие работу дешз фратора 4 (низкий логический уровень) и выборку из основного накопителя 1. Происходит выбор элементов памяти из резервного накопителя 2

При обращавши к основному накопи- телю 1 на выходах блока 7 установлены уровни логических сигналовj запрещающие выборку из резервного накопителя 2 (низкий логический уровень), на выходе равенства блока 7, выходе первого элемента И 11 и на входе блокирования дешифратора 4 сформированы разрешающие сигналы (высокий логический уровень).

5

0

сигнала, запрещающий работу дешифратора 4 и выбор элементов памяти из основного и резервного накопителей, независимо от логических уровней сигналов на вторых входах элементов И 11 (фиг.2д,е). Таким образом, при смене адресных сигналов на входах ЗУ происходит кратковременный запрет обращения к накопителям, осуществляется быстрьм сброс сигналов выборки и сигнала на втором входе дешифратора 4 , происходит установка сигналов на адресных входах накопителей. Через определенное время, задаваемое детектором 8 смены адреса (например.

ления сигналов на выходах адресных формирователей 9), на выходе детектора 8 смены адреса устанавливается уровень сигнала, разрешающий выборку элементов памяти, на выходе элементов И 11 формируются сигналы, соответст- вующие статическому состоянию.

Введение дополнительных элементов И 11, управляемых сигналами с выхода детектора 8 смены адреса, позволяет обеспечить быстрый сброс сигналов на втором входе дешифратора 4, на адресных входах накопителей. При этом ускоряется сброс сигналов выборки на адресных входах резервного накопителя и сигнала запрета работы дешифратора, которые определяют быстродействие ЗУ, исключается возможность одновременного подключения к усилителю записи-считывания элементов памяти с различной хранимой информацией, что приводит к повьшению быстродействия ЗУ.

Формула изобр

1Д1 тения

Запоминающее устройство с резервированием, содержащее основной и резервный накопители, усилитель запи- си-считьгеания, депшфратор адреса, блок предзаряда, детектор смены адреса, блок формирования резервных адресов, блок хранения резервных адресов, группу адресных формирователей, входы которых являются адресными входами устройства, выходы адресных формирователей группы соединены с соответствующими разрядами входа детектора смены адреса и с соответствующими разрядами первого входа блока формирования резервных адресов, разряды второго входа которого соединены с выходами блока хранения резервных адресов, выход детектора смены адреса соединен с входом блока предзаря- да, выход которого соединен с информационными входами/выходами основного и резервного накопителей и с входом усилителя записи-считывания, выход которого является информационным входом/выходом устройства, вход адреса основного накопителя соединен с

,

выходом дешифратора адреса, разряды информационного входа которого соединены с соответствующими выходами адресных формирователей группы, о т- личающееся тем, что, с целью повьшения быстродействия за счет ускоренного сброса сигналов на выходе депшфратора адреса, в него введена группа элементов И, причем выход первого элемента И группы соединен с входом блокировки дешифратора адреса, первый и второй входы первого элемента И группы соединены соответственно с выходом детектора смены адреса и с выходом равенства блока формирования резервных адресов, выходы элементов И группы с второго по (М+1)-й (М - разрядность адреса резервного накопителя) соединены с соответствующими разрядами входа адреса резервного накопителя, первые входы элементов И группы с второго по (М4-1)-й соединены с выходом детектора смены адреса, вторые входы элементов И группы с второго по (М-ь1)-й соединены с соответствующими разрядами информационного выхода, блока формирования резервных адресов.