Устройство для управления доступом к общей памяти Советский патент 1988 года по МПК G06F12/00 

33

ZziSTL4

оо

sj

ю

го

Изобретение относится к вычислительной технике и может быть использовано в мультипроцессорных и МНОГОМИК

{зомашинных системах на основе микро- процессоров и микроЭВМ.

Целью изобретения является повьше™ ние производительности системы с об-- щей за счет повьиления эффективности нспользования общей намяти, ; На фиг.1 представлена блок схема |устрой ства| на фиг.2 временные диа Ьра.ммы работы устройства при выполнеНик подключенными к нему микропроцессорами операций чтения и записи дан- Ных в общую память,

Устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов j элементы ИЛИ 3 рервой группы, триггеры 4 и 5 первой 1 второй групп, дешифраторы 6 груп- Пы, элементы И 7-9 первоЙ5 второй и Третьей групп усилители-формирователи 10-.13 с первой по четвертзпо груп Ьы, выходной регистр .14, элементы Или J 5 второй группы, первый сдвигающий регистр .36, элементы И 17 четвертой группы, первый элемент ШЖ J8, Элемент И 19, второй сдвиг ающю ре- Гистр 20j второй элемент ИЛИ 2..,. ре- Гистр-защелку 22 j. приоритетный шифратор 23,, дешифратор 24, вькод 25 при™ Знака готовности общей памяти рход 26 чтения,,вход 27 записи,вход 2 Ёдреса,, информационный, .од 29 Первой группы, выход 30 адреса, вы- Ход 31 чтения (записи), информационный вход-выход 32 второй группы, вход 33 начальной установки, выход 34 тактовых импульсов.

Устройство работает следующим об- раз.ом.

При поступлении сигнала на вход 33 начальной установки и на вторые входы группы элементов ИЛИ 15 Ъигнахсы с .их выходов поступают на входы сброса группы счетных Т-триггеров 4, Инверсные выходы последних устанавливаются в исходное состояние, при котором на выходах 25 готовности общей памяти устанавливаются сигналы, обеспечивающие беспренятственную работу подключенных к устройству микропроцессор ов. Генератор формирует на своем первом выходе тактовые импульсы, поступающие на выходы 34 тактовых импульсов и обеспечивающие тактирование и синхронизацию работы подключенных к устройству микропроцессоров.

После прекращения действия сигнала на входе 33 один или несколько микропроцессоров 5 выполняя собствен-

ные программы обработки данных, обращаются к общей памяти для чтения или записи данных, В этом случае на соответствующем выходе 28 адреса устанавливается адрес выбираемой

ячейки общей памяти, поступающей на вход дешифратора 6, а с его выхода сигнал поступает на информационный вход Б-триггера,5, При этом пос.туп- ление. сигнала на один из входов чтения 26 или записи 27 соответственно на первый или второй входы соответ ствующего элемента ИЛИ 3 вызывает фо.рмирование на его выходе сигнала, поступающего на синхровход Dтриггера 5 и устанавливающего е,го

Сигнал с выхода D-триггера 5, представляющий собой запрос микро- процессора к общей памяти, -поступает на тактирующий вход счетного Т-триггера 4 и переводит его в состояние, при котором на связанном с его инверсным выходом выходе 25 готовности об.ш;ей памяти снимается сигнал, обеспечивающий беспрепятственную работу

обратившегося к общей памяти микропроцессора. Одновременно сигнал с вы- хода I)-триггера 5 поступает на соответствующий информационный вход регистра-защелки 22 и вход соответствующего элемента И 17,

Синхронный характер функционирова ния подключенных к устройству микропроцессоров, определяемьй тактирова-- ниам их работы от генератора , обусловливает ВОЗМОЖНОСТЬ формирования микропроцессорами запросов к общей памяти на соответствующих - выходах D-триггеров 5 в детерминированные моменты времени, связанные с периодом

тактовых импульсов на выходе 34, Начиная .с этого момента, на третьем выходе тактового генератора 1 формиру- ется серия импульсов опроса, поступающих на тактирующий вход сдвиговое го регистра 16 и первый вход элемента И 19. Число импульсов опроса в св рии равно числу .микропроцессоров М подключенных к устройству,.

Появление каждого очередного импульса опроса на тактирующем входе сдвигающего регистра 16 вызывает появление на одном из М его выходов сигнала, поступающего на второй вход соответствующего элемента И J7e Если

3. 14

при этом на первом входе этого- эле-- мента И 17 присутствует сигнал запроса микропроцессора к общей памяти, то сигнал с его выхода поступает на первый вход соответствующего элемента ИЛИ 15, ас выхода последнего сигнал поступает на вход сброса соответствующего счетного Т-триггера 4, При этом счетный Т-триггер 4 возвращается в исходное состояние, вследствие чего на соответствующем М выходе 25 устанавливается сигнал, обеспечивающий

беспрепятственную работу обративщего ся к общей памяти микропроцессора.

Сигнал с выхода элемента И 17 поступает также на cooтвeтctвyющий один

из М входов элемента ИЛИ 18, вызывая появление сигнала на его выходе, а следовательно, и на информационном входе сдвигающего регистра 20, По окончании действия очередного импульса опроса на входе элемента И 19 на его инверсном выходе появляется сигнал, поступающий на тактирующий вход сдвигающего регистра 20 и вызывающий изменение его состояния. Если при это на информационном входе сдвигающего регистра 20 сигнал отсутствует, что определяется отсутствием сигнала за- проса микропроцессора к общей памяти на первом входе соответствующего элемента И J7, то состояние сдвигающего регистра 20 не изменяется. Таким образом, сдвигающий регистр 20 о.бес- печивает подсчет числа запросов микропроцессоров к общей памяти на входах элементов И J7.

Если число сигналов запроса микропроцессоров к общей памяти меньше числа М, соответствующего максимальному количеству микропроцессоров, запросы которых могут быть удовлетворены общей памятью за время одного периода тактовых импульсов, т.е. за время длительности одного машинного такта микропроцессора, то в результате поступления серии импульсов опроса с третьего выхода генератора 1 на тактирующий вход сдвигающего регист- pa 16 последовательно на всех его М выходах устанавливаются сигналы, поступающие на входы элементов И 17. В результате этого на выходах всех тех элементов И J7, на первых входах которых присутствуют сигналы запроса микропроцессоров к общей памяти, последовательно появляются сигналы, поступающие на соответствующие входы

элементов ИЛИ. 15 и сбрасывающие по входам сброса соответствующие счетные Т-триггеры 4. Появление на их выходах, связанных с выходами 25 готовности общей памяти, пйложительных сигналов обеспечивает беспрепятственную работу всех М1жропроцессоров, обратившихся к общей памяти.для чтения или записи данных.

Момент формирования последнего М-го импульса опроса в серии на третьем выходе генератора 1 должен выбираться таким образом, чтобы с учетом задержек распространения сигнала в элементах устройства обеспечить восстановление сигнала на последнем вьгхо де 25 готовности общей памяти, если этот сигнал предварительно был снят в результате обращения соответствующего микропроцессора к общей памяти.

Если число сигналов запроса микропроцессоров к общей памяти на входах элементов И J7 равно числу И, то в результате действия серии импульсов опроса с третьего выхода генератора 1 все М выходов 25 готовности общей памяти, связанных с 1бративши п ся к общей памяти для чтения или записи данных микропроцессорами, будут переведены в исходное состояние. При этом состояние сдвигающего регистра 20, обеспечивающего подсчет числа запросов микропроцессора к общей памяти, изменится таким образом, что на его выходе установится сигнал, поступающий на инверсный вход элемен- та И 19 и блокирующий прохождение импульсов опроса с его первого входа на тактирующий вход сдвигающего регистра 20. Одновременно сигнал с выхода регистра 20 поступает на вход элемента ИЛИ 21, а с выхода последнего передается на вход сброса сдвигающе- го регистра 16, снимая сигнал с его соответствующего выхода.

Если число сигналов запроса микропроцессоров к общей памяти превьщ1ает число М, то в результате действия серии импульсов опроса с третьего выхода генератора 1 последовательно будут сформированы сигналы на выходах только первых М элементов И 17, на первых входах которых присутствуют сигналы запроса общей памяти. Это определяется появлением сигнала на выходе сдвигающего регистра 20, а сле- дова.тельно, и на выходе элегмента ИЛИ 21, блокирующего по входу сброса

сдвигающий регистр 16, при достижении сдвигающим регистром 20 состояния соответствующего подсчету М запросов микропроцессоров к общей памяти,

В результате формирования М сигналов на выходах элементов И 7 будут переведены в исходное состояние М со о гветствующих выходов 25 готовности орщей памяти, обеспечив беспрепятст- ванную работу тех М микропроцессоров, кбторые обратились к общей памяти для ч|гения или записи данных. Остальные макропроцессоры, чьи запросы к общей памяти не могут быть удовлетворены в течение текущего периода следования тактовых импульсов на выходе 34 так-- импульсов вследствие недостатрч ной пропускной способности общей памяти, в результате а:нализа состояний связанных с ними выходов 25 готовнос-- ту. общей памяти перейдут к выполнению дополнительного такта .ожидания, За- nfjocH к общей памяти этих микропроцессоров, сохранившиеся на выходах соответствующих D-триггеров 5, будут участвовать в арбитраже наряду с запросами : общей памяти/ поступившими от других микропроцессоров во время очередного периода следования такто- вых импульс ов на выходе 34 тактовых импульсов. При этом предварительно после завершения серии из М импульсов опроса на третьем выходе генератора I сигнал с четвертого выхода генератора 1 поступает на вход сброса сдвигающего регистра 20 и вход элемента ИЛИ 21, обеспечивая тем самым подготовку сдвигающих регистров 6и20 к работе в течение очередного периода следования тактовых импульсов.

Сигналы запросов микропроцессоров к общей памяти, формируемые на выхода D-TpHi repoB 5 и поступающие на информационные входы регистра-защел кн 22, фиксируются в нем по сигналам вторых тактовых импульсов, поступаю- на. его тактирующий вход с первого выхода генератора J, С вькодов ре

гистра-защелки 22 зафиксированные сиг-,

налы запросов микропроцессоров к общей памяти поступают .на соответствующие входы приоритетного шифратора 23, Последний обеспечивает формирование на выходе двоичного кода, соответствующего входу с наименьшим номером, на котором поддерживается сигнал запроса микропроцессора к общей памяти Двоичный код с выхода приоритетного

,

05 0 5 о о

е

5

,

0

5

шифратора 23 поступает на вход дешифратора 26, вызьшая формирование сигнала разрешения обмена с общей памятью на том из М его выходов, номер которого совпадает с наименьшим номером входа приоритетного шифратора 23, на котором поддерживается сигнал запроса микропроцессора к общей памяти.

Сигнал разрешения обмена с общей памятью, формируемый на од йом из выходов дешифратора 24, обеспечивает прохождение на выходы 30 адреса, чтения (записи) 31 и входы-выходы 32 общей памяти адресных, управляющих и информационных сигналов от соответствующего микропроцессора в течение времени, равного периоду следования вторых тактовых импульсов на первом выходе тактового генератора 1,

Появление сигнала разрешения обмена с общей памятью, формируемого на одном из выходов дешифратора 24 и поступающего на вход сброса соответствующего D-триггера 5, снимает сигнал запроса микропроцессора к общей памяти на выходе D-триггера 5 и с соответствующего информационного входа регистра-защелки 22, При этом поступление очередного импульсного сигнала с первого выхода, генератора на тактирующий вход регистра-защелки 22 обеспечит фиксацию на его вьпсодах оставшихся необслуженными запросов микропроцессоров к общей памяти. Далее приоритетный шифратор 23 и дешифра- тор 24 обеспечат формирование на одном из выходов последнего сигнала разрешения обмена с общей памятью для следующего микропроцессора аналогичио рассмотренному вьш1е.

За время одного периода следования тактовых импульсов на втором выходе генератора 1, используемых для тактирования работы микропроцессоров и on- ределяющих длительность их машинных тактов, иа первом выходе геиератора,1 циклически появляются М импульсных сигналов вторых тактовых импульсов. Благодаря зтому за время длительности машинного такта работающих синхронно микропроцессоров к общей памяти последовательно могут получить доступ до М микропроцессоров,

Формирователь 2 одиночного импульса обеспечивает вьшолнеиие временных условий для циклов чтения и записи подключенной к устройству общей памяти.

При выполнении а-м микропроцессог- ром, подключенным к устройству, цикла записи в общую память сигнал с со-- ответствующего входа 27 записи поступает на второй вход первого элемента И 7, При поступлении на его первый вход сигнала разрешения обмена с общей памятью с соответствующего выхода дешифратора 24 на выходе элемента И 7 формируется сигнал, поступающий на управляющий .вход усилителя-формирователя 1 2 и обеспечивающий про- хождение, сигналов с входа -выхода 29 на выход усилителя-формирователя J2 и на вход-выход 32. Одновременно сигнал разрешения обмена с общей памятью поступает на управляющий вход усили- теля-формироват.еля JO, обеспечивая прохождение сигналов адреса с его информационного входа на выход 30 адреса общей памяти. Сигнал с выхода мента И 7 поступает также на информа- ционный вход усилителя-формирователя II, на выходе которого формируется сигнал и поступает на выход 3 чтения (записи) общей памяти с. приходом на . его.управляющий вход очередного импульсного сигнала с вьпсода формирователя 2 одиночного импульса.

При вьшолнении цикла чтения данных из общей памяти а-й микропроцессор формирует запрос к общей памяти и получает разрешение на обмен с общей памятью аналогично тому, как было рас смотрено ранее. Сигнал разрешения обмена, поступая на управляющий вход усилителя-формирователя 10, обеспечи- вает прохождение сигналов адреса с входа 28 адреса на выход 30 адреса об щей памяти, а также поступает на ; вход элемента И 9, Отсутствие сигнала на информационном входе усилителя- формирователя М обеспечивает при ; , этом поддержание на выходе 3.1 чтения (записи) общей памяти сигнала, обеспечивающего цикл чтения общей памяти, С приходом очередного импульсного сигнала с выхода формирователя 2 оди- ночного импульса на вход элемента-И 9 на его выходе формируется . сигнал, поступающий на управляющий вход выход ного регистра J 4. При этом информация из выбранной ячейки общей памяти, поступающая на информационный вход выходного регистра J4 будет передана на информационньш вход усилителя-формирователя 13. Поступление сигналов на первый вход второго элемента И 8

с выхода дешифратора 6 и на его второй вход с входа 26 чтения вызывает появление сигнала на выходе элемента И 8 и на связанном с ним управляющем входе усилителя-формирователя 13, Это обеспечивает передачу считанной из общей памяти информации на выход усилителя-формирователя i3 и на входQ ВЫХОД 29. Окончание импульсного сигнала на первом входе элемента И 9 вы- зывает прекращение действия сигнала- на управляющем входе вьгходного регистра 14, что обеспечивает -фиксацию ин5 формации, считьтаемой из общей памяти и присутствующей на информационном входе выходного регистра i4.

На фиг,. 2 приведены три машинных такта Т2, ТЗ и Т4 машинных циклов, в

0 которых первьм и третий М1-1Кррпроцессо ры обращаются к общей памяти для чте- . ния данных, а второй мгасропроцессор - для записи данных, К устройству подключена общая память с быстрсдейс т5 вием, достаточным для обслуживания яя время длительности одного машинного такта запросов не более, чем двз. х М1Ж ропроцессоров. Б этом случае третий микропроцессор, обративш.ийся к общей

0 памяти одновременно с двумя другими, вьшужд ен ожидать готовности общей памяти и с этой целью выполнять дополнительный такт ожидания,

В начале второго машинного такта

г Т2 все три микропроцессора устанавливают на входах 28 адреса устройства адреса соответствующих ячеек общей памяти, в результате чего с приходом сигналов по входам 26 чтения от пер0 вого и третьего микропроцессоров, а также по входу 27 записи от второго; микропроцессора на входах Вгтригге- ров 5 устанавливаются сигналы запроса микропроцессоров к общей памяти и

2 одновременно снимаются сигналы готовности с выходов 25 готовности общей памяти. Под действием импульсов опроса, поступающих с четвертого выхода генератора 1 на так тирующий вход сдвигающего регистра 20, осуществляется подсчет числа запросов микропро- цессоров к общей памяти. При этом сигналы на выходах 25 готовности общей памяти первых двух микропроцессоров восстанавливаются, обеспечивая тем самым возможность выполнения ими после завершения второго машинного такта Т2 следующего машинного такта ТЗ, Восстановление сигнала на выхо0

5

дах 25 готовности общей памяти третьего микропроцессора будет заблокировано появлением сигнала на выходе сдвигающего регистра 20, вследствие чего третий микропроцессор после завершения машинного такта ТЗ перейдет к выполнению такта ожидания.

Сигналы запросов микропроцессоров к общей памяти поступают на информа- ционные входы регистра-защелки 22 и фиксируются в нем по импульсному сигналу, поступающему с первого выхода тактового генератора 1. Приоритетный шифратор 23 формирует на выходе код Микропроцессора с наименьшим номером, запрашивающим общую память, т.е. первого микропроцессора. Дешифратор 24 преобразует этот код и формирует на своем первом выходе сигнал разрешения обмена с общей памятью. По этому сигналу сбрасывается в исходное состояние D-триггер 5, снимая запрос первого микропроцессора к общей памяти, а также адрес, выбираемой первьм микро- процессором ячейки общей памяти устанавливается на вькоде 30 адреса общей памяти. На выходе 31 чтения (записи) общей памяти при этом будет поддерживаться сигнал, обеспечивающий чтение данных, хранящихся в адресуемой ячейке общей памяти, С одиночного импульса с выхода формирователя 2 одиночного импульса считываемые из общей памяти данные будут переданы на информационный вход усилителя-формирователя 13 и далее на вход-выход 2 связанный с первым микропроцессором. По окончании действия одиночного импульса данные, поступающие из общей памяти на информационный вход выходного регистра 14, будут зафиксированы в нем, в peзyл тaтe чего считанные из памяти данные будут поддерживаться неизменными на входе-выходе 29 до окончания действия сигнала на вхо- ; де 26 чтения.

При появлении следующего импульсного сигнала на первом выходе генератора 1 в регистре-защелке 22 будут зафиксированы запросы к общей памяти только второго и третьего микропроцессоров, так как запрос первого микропроцессора был удовлетворен описанным ранее способом, В этом случае сигнал разрешения обмена будет установлен на втором выходе дешифратора 24, что вызовет сброс соответствующего D-триггера 5, Одновременно адрес выбираемой вторым микропроцессором ячейки памяти будет установлен на выходе 30 адреса общей памяти, а на входе-выходе 32 общей памяти будут установлены данные, поступающие по входу-выходу 29 от второго микропроцессора. Появление очередного одиночного импульса на выходе формирователя 2 одиночного импульса вызовет появление сигнала на выходе 31 чтения (записи) общей памяти, обеспечивая запись данных в выбранную ячейку общей памяти.

Таким образом, за время длительности второго машинного такта устройство обеспечит чтение и запись данных на. выбираемых соответственно первым и вторым микропроцессорами ячейках общей памяти,,а третий же микропроцессор, запрос которого не был обслужен общей памятью в течение зтога времени, перейдёт к выполнению дополнительного такта ожидания, сохранив : при этом сигнал запроса к общей памяти на выходе D-триггера 5, Вследствие этого запрос к общей памяти третьего микропроцессора будет удовлетворен общей памятью во время действия дополнительного такта ожидания аналогично рассмотренному ранее для первого микропроцессора,

Формулаизобретения

Устройство для управления доступом к общей иамяти, содержащее группу из К дешифраторов, где М - число подключаемых к памяти абонентов, первую и вторую группы по М элементов Ив каждой, с первой по четвертую группы по М усилителей-формирователей в каждой, М выходных регистров, формирователь одиночных импульсов и генератор тактовых импульсов, первый выход которого подключен через формирователь одиночных импульсов к первым входам элементов И первой группы и к синхро- входам усилителей формирователей первой группы, выходы которых подключены к выходам чтения-записи группы устройства, а-й вход чтения, где а, ,,,:,М, устройства подключен к первому входу а-го элемента И второй группы, выход которого подключен к синхровходу а-го усилителя-формирователя второй группы выход которого подключен к информационному входу а-го усилителя-формирователя третьей группы и к а-му инфор

1114

мационному входу-выходу первой группы устройства, а-й вход адреса которого подкхпочен к входу а -го дешифратора группы и к информационному входу а-го усилителя-формирователя четвертой группыэ выход которого подключен к а-му выходу адреса устройства, вы- ход а-го усилителя-формирователя третьей группы подключен к а-му информационному входу-выходу второй группы устройства и к информационному входу а-го выходного регистра, выход которого подключен к информационному входу а-го усилителя-формирователя второй группы, выход а-го дешифратора группы подключен к второму входу а-го элемента И второй группы, вьгход а-го элемента И первой группы подключен к входу считывания а-го выходно- го регистра, второй выход генератора тактовых импульсов подключен к выходу тактовых импульсов устройства,, отличающееся тем, что, с целью повышения производительности системы с общей памятью за счет повышения эффективности использования общей,памяти, оно содержит дешифратор, приоритетный шифратор, регистр-защел-

ку, первый и второй сдвигающие регист-30 четвертый выход генератора тактовых

12

первой группы, к первому входу элемента И третьей группы, к входу установки в О а-го триггера первой группы и к синхровходу а-го усилителя- формирователя четвертой группы, выход а-го дешифратора группы, подключен к информационному входу а-го триг гера первой группы, а-и .вход записи i устройства подключен к второму входу элемента ИЛИ первой группы и к второму входу а-го элемента И третьей группы, выход которого подключен к информационному входу усилитепя-- формирователя первой группы, и к синхровходу а-го усилителя-преобразователя третьей группы, первый выход генератора тактовых импульсов подключен к синхровходу регистра-защелки, третий выход генератора тактовых импульсов подключен к синхровходу первого сдвигающего регистра и к первому входу элемента И, выход которого подключен к синхЛ ровходу второго сдвигающего регистра, информационный вход которого подключен к выходу первого элемента ИЛИ, выход второго сдвигающего регистра подключен к второму входу элемента И и к первому входу второго элемента ИЛИ,

Изобретение относится к вычислительной технике и может быть исполь- . зовано в мультипроцессорньк и много-микромашинных системах на основе мик .ропроцессоров и микроЭВМ. Цель изобретения - повьшение производительности системы с общей памятью за счет повьш1вния эффективности использования общей памяти. Поставленная цель достигается тем, что устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов, элементы ИЛИ 3 первой группы,.триггеры 4 и 5 первой и второй групп, дешифраторы 6 группы, элементы И 7,8,9, первой, второй и третьей групп, усилители-формирователи 10-13 с первой по четвертую группы, выходной регистр 14, элементы ИЛИ 15 второй группы, первый сдвигающий регистр 16, элементы И 17 четвертой группы, пер- g вый элемент ИЛИ 18, элемент И 19, вто- рой сдвигающий регистр 20, второй элемент ИЛИ 21, регистр-защелка 22, приоритетный шифратор 23 и дешифратор 24, 2 ил., (Л с:

ру, первую и вторую группы по М триггеров, первзло и вторую группы по М элементов ИЛИ каждая, первьш и второй элементы И.ПИ, элемент И,третью и четвертую группы из М элементов. И каждая, при этом а-й, вход чтения устройства подключен к первому входу а-го элемента ИЛИ первой группы, выход которого подключен к синхровходу а-го триггера первой группы, выход . которого подключен к счетному входу а-го триггера второй группы, к п ерво- му входу а-го элемента И четвертой группы и к а-му информационному входу, регистра-защелки, выход которого под- клзочен к входу приоритетного шифрато- ра, выход которого подключен к входу дешифратора, а-й выход которого подключен к второму входу а-го элемента И

импульсов подключен к входу установки в о второго сдвигающего .регистра и к второму входу второго элемента ИЛИ, выход которого подключен к . входу установки в О первого сдвига- ющего регистра, а-й выход которого подключен к второму входу а-го элемента И четвертой группы, выход которого подключен к а-му входу первого элемента ИЛИ и к первому входу а-го элемента ИЛИ второй группы, выход которого подключен к входу установки в о а-го триггера второй группы, ин- версньй выход которого подключен к а-му выходу признака готовности общей памяти устройства, вход начальной установки которого подключен к вторым входам элементов ИЛИ второй группы.