Система для программного управления электроавтоматикой Советский патент 1989 года по МПК G05B19/18 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в микропроцессорных системах АСУТП для программной реализации управляющих алгоритмов электроавтоматики.

Цель изобретения - расширение области применения за счет обеспечения функций диагностирования.

Сущность изобретения заключается во введении дисциплины ускоренного перехода по критическим дугам графа управления.

Суть предложенной новой дисциплины состоит в следующем: в постоянной фиксации текущего внутреннего состояния алгоритма управления на регистре по окончанию цикла обработки входных

10

сигналов состояния элестроавтоматики; в дешифрации кода вершин и весов дуг графа управления дешифратором, инициирующим ускоренный переход; в выводе управляющих сигналов на регистр в процессе прямого доступа в память по сигналу дешифратора с учетом текущего внутреннего состояния, зафиксированного в регистре,

Fa фиг. 1 представлзна функциональная схема системы для программного управления электроавтоматикой; на фиг. 2 - временная диаграмма ее работы.

Система для программе го управления электроавтоматикой содержит программный блок , имеющий первый и второй тактовые входы 1.1 и 1.2, вход готовности 1,3, вход сЗроса 1.4, вы- JQ ход синхронизации 1.5, выходы адреса

1,6, выходы/входы данных 1,7, выходы управления 1.8, содержащие выход

1.8.1 приема, выход 1 3,2 подтверж5328994

вый 30 и второй 3 элементы зат,ер/кки; вход 32 готовности, вход 33 сброса вход 34 чтения/записи; выход ЗЬ управления; выход 36 ожидания; первую группу информационных входов 37, содержащую подгруппу 37.1; вторую группу информационных входов 38; третью группу информационных входов 39; четвертую группу информационных входов 40; первую группу информационных выходов 41, вторую группу информационных выходов 42; выход 43 запрета; вход 44 запроса.

Назначение основных элементов системы.

Программный блок 1 предназначен для выполнения программы, т.е. последовательности команд, используемой для реализации алгоритма управления; для управления шинами микропроцессорный системы. Программный блок 1 воспринимает внешние тактовые сигналы, а также сигналы управления и генерирует

15

Изобретение относится к автоматике и вычислительной технике и может быть использовано в микропроцессорных системах АСУТП для программной реализации управляющих алгоритмов электроавтоматики. Цель изобретения - расширение области применения. Система содержит программный блок, тактовый генератор, системный контроллер 3, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, шинный формирователь памяти, дешифратор адреса устройств ввода/вывода, регистр, шинные формирователи ввода/вывода, шинный формирователь ввода, шинные формирователи младшего адреса и старшего адреса, шинные формирователи записи и управления, дешифратор, мультиплексор, триггер, первый-шестой элементы ИЛИ, первый-третий элементы И, одновибратор, элементы задержки, вход готовности, вохд сброса, вход чтения/записи, выходы управления и ожидания, первую - четвертую группы информационных входов, первую и вторую группы информационных выходов, выход запрета, вход запроса. Новыми элементами системы являются дешифратор, мультиплексор, пятый элемент ИЛИ, шестой элемент ИЛИ. Введение новых элементов позволяет расширить область применения системы путем введения дисциплины ускоренного перехода по критическим дугам графа управления. 2 ил., 1 табл.

дения захвата, вход 1.9 захвата; так-25 сигналы адреса 1.6, данных 1.7 и уптовый генератор 2, имеющий вход 2 синхронизации, первый s второй тактовые вцходы 2.2 и 2,3, выход готовности 2.4, выход сброса 2.5 и выход системного сброба 2,6; системный контроллер 3, имеющий выходы/входы данных 3.1, являющиеся шиной данных системы, выходы управления 3.2, являющиеся шиной управления системы и содержащие в свою очередь выход 3.2.1 чтения памяти, выход 3.2.2 записи в память, выход 3,2,3 ввода, выход 3.2.4 вывода; буфер 4 адреса, имеющий выходы 4.1, являющиеся шиной адреса системы; дешифратор 5 адреса памяти, имеющий выход 5.1 подключения блока постоянной памяти и выход 5.2 подключения блока оперативной памяти; блок 6 постоянной памяти, блок 7 оперативной пакяти, шинный формирователь 8 памяти, дешифратор 9 адреса устройств вводг/вывода, имеющий первый выход 9.1, второй выход 9.2 и группу выходов S.3; регистр 10 шинный формирователь 11 ввода/вывода; шинный формирователь 12 ввода; шинный формирователь 13 младшего адреса; шинный формирователь 14 старшего адреса; шинный 15 формирователь записи, шинный формирователь 16 упра

ления; дешифратор 17; мультиплексор 8, триггер 19, первый - шестой элементы ИЛИ 20-25; первнй - третий элементы И 26-28; одновиОратор 29, пер0

равления 1,8, 36. Программный блок 1 может быть реализован например, на стандартной интегральной микросхеме КР580ИК80А (зарубежный аналог 8080А).

Тактовый генератор 2 предназначен для формирования сигналов синхронизации программного блока 1, системного контроллера 3 и системных сигналов сброса и готовности.

Системный контроллер 3 предназна- 5 чен для формирования шины управления 3.2 системы и для организации двунаправленной передачи данных по шине данных 3.1,

Буфер А адреса предназначен для формирования шины адреса 4.1 и отключения ее при активизации сигнала 1.8.2 путем перевода в высокоимпеданс- ное состояние своих выходов/входов.

Дешифратор 5 адреса памяти предназначен для дешифрации по разрешающему сигналу с выхода элемента ИЛИ 20 адресной информации на шине адреса 4.1 для подключения по входам выбора кристалла, либо блока 6 постоянной памяти (по выходу 5,1), либо блока 7 оперативной памяти (по выходу 5,2), I

0

5

0

Блок 6 постоянной памяти предназначен для хранения неразрушаемых при выключении питания программ и данных, в том числе программы-диспетчера для загрузки оперативной памяти и программы управления электроавтоматикой, а

также для выдачи этой информации в режиме чтения памяти (прямого доступа в память).

Блок оперативной памяти, 7 предназначен для записи и хранения программ и данных только во время работы системы. При записи активированы сигналы разрешения и записи, а при чтении - только сигнал разрешения. Информация из блока 7 оперативной памяти выдается в режиме чтения или прямого доступа в память. В режиме захвата (прямого доступа в память) может также и записываться информация в блок 7 оперативной памяти.

Шинный формирователь 8 памяти предназначен для повышения нагрузочной способности шины данных 3.1 и для обеспечения подключения к ней блоков постоянной 6 и оперативной 7 памяти.

При чтении информации из блока 6 постоянной или блока 7 оперативной . памяти активированы оба разрешающих входа шинного формирователя 8 памяти и информация транслируется на шину данных 3,1. При записи в блок 7 оперативной памяти активирован только первый его разрешающий вход и информация с шины данных 3.1 передается на входы данных блока 7 оперативной памяти.

Дешифратор 9 адреса устройств ввода/вывода предназначен для дешифрации по разрешающему сигналу с выхода элемента ИЛИ 22 адресной информации для подключения соответствующего из шинных формирователей 11 ввода/вывода по соответствующему разряду группы выходов 9.3 для записи информации в регистр 10 через элемент ИЛИ 25 по выходу 9.2 управления регистром, а также для подключения шинного формирователя 12 ввода по выходу 9.-1

Регистр 10 предназначен для записи, хранения и выдачи информации обобщенного выходного сигнала управления электроавтоматикой, формируемого процедурой PLA и выводимого в процессе программного вывода при возбуждении выхода 9.1 дешифратора адреса устройства ввода/вывода, либо в процессе прямого доступа в память (захвата) при активировании выхсда элемента И 27.

Шинный формирователь 11 ввода/вы- вода предназначен для увеличения нагрузочной способности шины данных

0

JQ влияют на шину данных 3.1.

Шинный формирователь 12 ввода предназначен для ввода информации с входов 38 при активировании выхода 9.1 дешифратора 9 адреса устройств

5 ввода/вывода 9 и выхода 3.2.3 шины управления 3.2. В противном случае его выходы/входы находятся в высокоимпедансном состоянии.

Шинный формирователь 13 младшего адреса предназначен для выдачи в процессе захвата на младшие разряды шины адреса 4.1 информации о младших разрядах требуемой ячейки памяти, которая в этом случае предварительно

5 устанавливается на входы 38j В противном случае его выходы/ входы на-. ходятся в высокоимпедансном состоянии.

Шинный формирователь 14 старшего

0 адреса предназначен для выдачи в процессе захвата на старшие разряды шины адреса 4.1 информации о старших разрядах требуемой ячейки памяти при реализации критического перехода из критической вершины графа управления электроавтоматикой по критической дуге.

В противном случае выходы/входы шинного формирователя 14 старшего адреса находятся в высокоимпедансном состоянии.

Шинный формирователь 15 записи предназначен для выдачи информации с входов 39 на шину данных 3.1 в про5 цессе захвата для ее записи в требуемую ячейку блока 7 оперативной памяти. При этом активируются оба входа разрешения формирователя 15. В Противном случае выходы/входы шинного 0 Формирователя 15 записи находятся в высокоимпедансном состоянии.

Шинный формирователь 16 управления предназначен для формирования сигналов управления в захвате: чтения 3.2.1 или записи 3.2.2 при активировании обоих входов управления выдачи элемента ИЛИ 23. В остальных случаях выходы шинного формирователя 16 нахо5

0

Дятся в высокоимпедансном состоянии и не влияют на шину управления 3.2.

Дешифратор 17 предназначен для дешифрации по импульсу на выходе 3.3 Тактового генератора 2 информации на йторой группе выходов регистра 10 и информации на входах 33 для идентификации критической дуги из критической вершины графа управления электроавтоматикой и инициирования внутреннего ахвата (прямого доступа в память), Мультиплексор 18 предназначен для Подключения к информационным входам глинного формирователя 4 старших адресов либо информационных входов 40 В обычном режиме работы, либо инфор- Иации с второй группы выходов реги- Ьтра 10 в режиме ускоренного перехода по критическим дугам графа управ- JieHrifl электроавтоматикс й, причем его адресный вход в этом режиме активируется выходом дешифратора 17.

Триггер 19 преднг. ..( чен для формирования сигнала захвата на соответ- ствующий вход 1.9 микропроцессора 1 при активировании егч, лхода ус анов- )си выходом элемента ИЛИ 24 либо при захвате по входу 44, либо при внутреннем захвате (режим ускоренного .перехода по критическим дугам графа Управления), Сброс триггера 19 осуществляется импульсом с выхода элемента 30 задержки.

Вход 32 предназначен для приема внешнего сигнала готовности, вход 33- для приема внешнего си нала сброса для обнуления программного счетчика микропроцессора 1, выход 36 - для выдачи сигнала ожидани, который активируется, если неакт 1вирован вход 32 готовности.

Первая группа информационны входов 37 предназначена дш приема внешней информации. Группа входов 37.1 предназначена для приема информации с второй группы информ ационных выходов регистра SO, т.е -шформацчи о коде текущей вершины гэафа управления .

Вторая группа информационных входов 38 предназначена д т.я приема информации о состоянии электроавтоматики (входного сигнала), либо о младших адресах ячеек памяти (при чачапъ- ной загрузке, например, блока 7 оперативной памяти в режиме прямого доступа в память),

0

5

0

5

0

5

0

5

Третья группа информапис; п ix nxj- дов 39 предназначена для приема данных для записи их в оперативную память в режиме прямого доступа в память, например, при начальной заг- рузке.

Четвертая группа информационных входов 40 предназначена для приема информации о старших адресах ячеек памяти (также при начальной загрузке, например, блока 7 оперативной памяти в режиме прямого доступа в память).

Первая группа информационных выходов 41 предназначена для выдачи информации на внешнее оборудование (например, диагностической, либо сигналов управления для записи информации в блок 7 оперативной памяти с внешних носителей информации под управлением монитора, записанного в блок 6 постоянной памяти).

Вторая группа информационных выходов 42 предназначена для выдачи CHI- налов управления.электроавтоматикой - при реализации графа управления как программно, так и ускоренно.

Выход 43 предназначен для запрета формирования внешними сигналами запроса на прямой доступ в память, если возбужден выход дешифратора 17, Активный выход 43 сигнализирует о нахождении системы в режиме ускоренного перехода и подает сигнал тревоги оператору„

Вход 44 предназначен для приема импульса запроса на прямой доступ в память, т.е. импульса синхронизации внешнего захвата, например, при загрузке оперативной памяти.

Вход 34 предназначен для приема сигнала чтения/записи при прямом доступе в память. При записи со входа 44 внешние устройства, снижают активный уровень сигнала. Во всех остальных случаях этот вход активирован.

Выход 35 предназначен для информирования внешних устройств об окончании цикла захвата и возможности начала нового цикла (если нет запрета по выходу 43),

Система для программного управления электроавтоматикой работает следующим образом,

Обычный режим работы,

В этом режиме система работает аналогично прототипу. После включения питания тактовый генератор 2 на

чинает формировать две неперекрывающиеся тактовые последовательности импульсов, которые с его выходов 2 и 2.3. подаются на входы 1.1 и 1.2 программного блока 1. Программный блок 1 начинает генерировать выходные сигналы: 1) после подачи сигнала Сброс на его вход 1.4, причем предварительно внешний сигнал Сброс подается на вход системы, стробируется в тактовом генераторе 2 и с его выхода 3.5 поступает на соответствующий вход 1.4 программного блока 1; 2) после установления уровня логической 1 на входе 32 системы, причем с выхода 2.4 тактового генератора 2 стробиро- ванный сигнал готовности поступает на вход 1.3 программного блока 1. Если же на входе 32 установлен сигнал логического О то на выходе 36 устанавливается сигнал логической 1, свидетельствующий о том, что программный блок 1 находится в состоянии ожидания.

Программный блок 1 выдает слово состояния на выходы/входы данных 1.7 по синхросигналу на выходе 1.5, который поступает на вход 2.1 тактового генератора 2, с выхода 2.6 которо- го системный строб поступает на вход синхронизации системного контроллера 3. По системному стробу в системный контроллер 3 записывается слово состояния с выходов/входов данных 1.7 программного блока 1. По слову состояния и информации на выходах управления 1.8 программного блока I системный контроллер 3 формирует шину управления 3.2 системы. Системный контроллер 3 формирует также и шину данных 3.1 системы и обеспечивает двунаправленную передачу данных по ней.

Шину адреса 4.1 системы по адрес - ным сигналам 1.6 программного блока 1 формирует буфер 4 адреса.

После формирования шин адреса 4.1, данных 3, и управления 3.2 программный блок 1 начинает чтение и выполнение программы, записанной в блоке 6 постоянной памяти, начиная с нулевого адреса (после сброса программный счетчик программного блока 1 обнуляется). Дешифратор 5 адреса памяти активирует свой выход 5.1, так как на шине адреса системы 4.1 выставлен адрес блока 6 постоянной памяти (после сброса - нулевой), а «а

10

20

25

,г зо

532899Ю

шине управления 3.2 установлен активный сигнал 3.2,1 чтения памяти, в связи с чем элемент ИЛИ 20 активирует вход разрешения дешифратора 5 адреса памяти. Активный уровень на выходе

Шинный формирователь 8 памяти неактивным уровнем на выходе 1.8.1 выходов управления 18 программного блока 1 переводится в состояние выдачи информации на шину данных 3.1, которая записывается в блок 7 оперативной памяти по адресам, установленным на шине адреса 4.1. При этом вход разрешения блока 7 оперативной памяти активируется выходом 5.2 дешифратора 5 адреса памяти, вход записи активируется выходом 3.2.2 шины управления 3.2, а первый вход разрешения шинного формирователя 8 памяти активируется выходом элемента ИЛИ 21.

При чтении информации из блока 7 оперативной памяти система работает аналогично, за исключением того, что не активируется выход 3.2.2 шины управления 3.2, активируются выход 3.2.1 шины управления 3.2 и выход 1.8.1 выходов управления 1.8 программного блока 1. Информация из блока 7 оперативной памяти через шинный формирователь 8 памяти считывается на шину данных 3.7 системы через системный контроллер 3 на выходы/входы 1.7 программного блока 1 в соответствии с адресами, выставленными на шине

35

40

45

50

55

адреса 4.1. Таким обр.том, вьиопняе - ся программа, чаписа ая в блоке 6 постоянной либо в блоре 7 оперативной памяти. В том числе вьполняется программа управления электроавтоматикой, стандартный алгоритм которой рассмотрен, например в 4. Гри необходимости перехода на подпрограммы часть оперативной памяти блска 7 используется как стек.

Система вводит данные со своих информационных входов 37 и 38 или выводит данные на свои информационные выходы 41, 42. При вводе/выводе данных активными уровнями сигналов 3.2.3 либо 3.2.4 (ввод или гывод) выход элемента ИЛИ 22 активирует вход разрешения дешифратора адреса устройств ввода/вывода 9, которьй дешифрирует адрес устройства вводг/вывоца, установленный на шине адреса 4,1. Так, в том числе может вводиться трограмма с внешних накопителей я блок 7 оперативной памяти. Также tводится информация с входов 38, характеризующая состояние электроавт iгики, через шинный формирователь 12, при этом активируется выход 9.1 дешифратора 8 адреса устройства вво,па/вывода. При выводе информации на ьыход 42 активируется выход 9.2 дешифратора 9 адреса устройств ввода/вывода, активируется выход элемента ИЛИ 24,, передним фронтом сигнала на которое в регистр 10 с шины данных 31 заносится информация, устанавливаемая затем на выходах 42. Эта информация используется для управления электроавтоматикой.

В системе также осуществляться ввод и вывод данных в режиме захвата.,

При этом по импульсу запррса на входе 44 (фиг. 2), проходящему через элемент ИЛИ 24, устанавливается в единичное состояние триггер 19, выходной сигнал которого подает на вход 1.9 программного блока 1 сигнал захвата. Программный блок 1 переводит выходы адреса 1.6 и выходы/входы данных 1.7 в состояние высокого импеданса, формирует на вьходе 1.8.2 сигнал подтверждения захвата, который переводит ВЫХОДЫ/ЕХОДЫ 3.1 и выходы 3.2 системного контроллера 3 в состояние высокого имгеданса, а в это же состояние по первому и второму входам разрешения г ереводятся выходы 4.1 буфера 4 .

5

0

5

0

5

0

5

0

5

Сигнал подтверждения захь,-, активирует выход элемента И 26, который подключает по первому и втором/ входам разрешения шинные формирователи младшего 13 и старшего 14 адреса. Поэтому на шину адреса 4.1 подаются старшие адреса с выхода мультиплексора 18, так как входы 40 подключены к его выходам неактивным уровнем на выходе дешифратора 17, и младшие адреса с входов 38, на которые они подаются предварительно перед тем, как формируется сигнал на входе 44. Эти адреса выбирают конкретную ячейку памяти. Управляющий сигнал чтения или записи формируется по входу 34. Одновибратор 29 формирует импульс, который по выходам элемента И 27 (чтение) или элемента И 28 поступает через шинный формирователь 16 управления на выходы 3.2.1 или .2 шины управления 3.2 системы. При этом шинный формирователь 16 управления подключается по первому и второму входу разрешения выходом элемента ИЛИ 23.

Так информация записывается в блок 7 оперативной памяти с информационных входов 39 по группе информационных выходов шинного формирователя 15 на шину данных 3.2, а сигнал записи подается на вход 3.2.2 шины управления, причем в этом случае на вход 44 подается напряжение логического О. Таким образом, в блок оперативной памяти 7 могут записываться программы или данные с В РЫНИХ запоминающих устройств высокого быстродействия .

При считывании информации в подрежиме захвата активный уровень сигнала с выхода элемента И 27 поступает через элемент задержки 31 на второй вход элемента ИЛИ 25. В связи с этим в регистр 10 записывается информация с шины данных 3.1 и поступает на выходы 42. Сигнал чтения с выхода шинного формирователя 15 подается на выход 3.2.1 шины управления 3.2, Считывание информации из блока 6 постоянной или блока 7 оперативной памяти в подрежиме захвата применяется, например, для записи информации во внешние быстродействующие носители информации. Причем, формирование последовательности адресов на входы 38, 40, данных на входы 39 управляющего сигнала, на вход 44 для записи или считывания массивов информации производится также с использованием технических средств внешних устройств, использующих выход управления 35, свидетельствующий о завершении записи (считывания) очередного слова информации.

Реализация дисциплины ускоренного перехода по критическим дугам графа управления,

В этом режиме система реализует алгоритм PLA управления электроавтоматикой, аналогичный 4 J, причем в качестве регистра памяти последовательного автомата используется регистр 10, первая группа информационных выходов которого 42 представляет собой собственно выходные сигналы управления, а вторая группа информационных выходов которого является информацией последующего состояния, т.е. фактически это код вершин графа управления. Входные сигналы, не характеризующие состояние электроавтоматики в этом режиме, подаются на входы 38 и вводятся с них через шинный формирователь 12, как в обычном режиме работы. Эти входные сигналы (входной вектор) контактируют с сигналами текущего состояния (текущего кода вершины), которые вводятся с входов 37.1 - с второй группы информационных выходов регистра 10. Затем обобщенный входной вектор обрабатывается в соответствии с алгоритмом 4, обобщенный выходной вектор выводится в регистр 10 в цикле вывода, аналогичном описанному, при этом активируется выход 9.2 дешифратора 9 адресов устройств ввода/вывода.

В дальнейшем программно, через определенный интервал времени, вновь опрашивается состояние входов 38, 37.1 и цикл повторяется. Опрос и обработка входных сигналов с входов 38, 37,1 может производится подпрограммой, подключаемой программой-диспетчером.

Таким образом, осуществляется программное управление электроавтоматикой с выходов 42.

Допустим, что после очередного цикла обработки входных сигналов с входов 38 на второй группе информационных выходов регистра 10 установился код критической вершины. Если код, установленный на входах 38 системы, равен коду критической дуги графа (фиг. 2), то необходим ускоренный

0

5

0

5

5

переход в новое состояние. Такой переход осуществляется следующим образом: по импульсу на выходе 2.3 так- тового генератора 2 активируется вы- ход дешифратора 17 (на его двух группах информационных входов одновременно коды критической вершины и критической дуги), поэтому активируется выход 43 запрета, сигнализирующий внешним устройством о запрете запроса по входу 44, а также подающий сигнал тревоги (например, оператору).

Через элемент ИЛИ 24 устанавливается в единичное состояние триггер 19, выходной сигнал которого переводит программный блок I по входу 1.9 в состояние захвата аналогично описанному. После перехода программного блока 1 в состояние захвата по окончании текущего цикла формируется сигнал подтверждения захвата на выходе 1.8.2 выходов управления 1.8 программного блока 1.

Выход элемента И 26 активирует первые и вторые входы разрешения шинных формирователей 13,14, которые настраиваются на передачу информации на шину адреса 4.1, переведенную в высокий импеданс. Так как активирован выход дешифратора 17, то на выход мультиплексора 18 подключена вторая группа выходов регистра 10, информация на которой представляет код критической вершины. Эта информация в виде старших адресов поступает на старшие разряды шины адреса 4.1 системы, на младшие разряды которой поступает информация о коде критической дуги с входов 38 через шинный формирователь 13.

Таким образом, на шине адреса 4.1 системы устанавливается адрес ячейки блока 6 постоянной (блока 7 оперативной) памяти, в которой хранится обобщенный выходной сигнал для данного случая (для данных кода вершины и кода дуги).

Информация считывается аналогично описанному: одновибратор 29 формирует импульс, так как на входе 34 установлен сигнал логической 1 (он устанавливается всегда, за исключением случаев записи в захвате - тогда вход 34 обнуляется внешним устройством), тс этот импульс проходит -через элемент И 27, через шинный формирователь 16 управления на выход 3.2.2 шины управления 3.2 системы.

0

5

0

5

0

Шинный формирователь i6 управления подключается активированным выходом элемента ИЛИ 23.

Происходит чтение ячейки памяти, информация из которой устанавливает- с(я на шине данных 3.1. После этого ч|ерез элемент задержки 31 активируется выход элемента ИЛИ 25 и информация записывается с шины данных 3,1 в регистр 10., по первой группе выходов А2 которого передаются сигналы управления электроавтоматикой.

Следовательно, происходит ускорение (в течение одного цикла захвата) формирования управляющих сигналов в критической ситуации. В дальнейшем на выходе элемента задержки 30 форад

- 5

y24i

Х-, X,-, X, - сигналы состояния электроавтоматики (подаются на входы 38); Z,, Z,,, Z4 - выходные сигналы управления (поступают на выходе 42); Y, Y, - коды вершины, которые устанавливаются программно (вначале устанавливается код 00), записываются в регистр 10 нприсутствуют на второй

группе его выходов (на входах

Вершина 3 (Y) и цуга ., - критические, т.е. переход из вершины

5

мируется импульс, обнуляющий триггер 19, который снимает сигнал захвата с входа 1,9 программного блока 1.

Программный блок 1 продолжает вы- . полнение программы: вновь вводится информация из регистра 10 с входов 37.1, 38, контактируется и процесс продолжается аналогично до следующей критической ситуации. I

Рассмотрим пример конкретной реализации предлагаемой микросистемы для управления электроавтоматикой на микропроцессоре 580.

Допустим, что необходимо реализовать следующий граф управления электроавтоматикой :

i i г

3 в 4 должен быть произведен ускоренно.

Приведенный граф представлен- в следующей таблице переходов ,

где Yj(t), Y,(t) - текущие состояния входов 37.1 (кодов вершин), a Ya(t+l), Y.,(t+l) - последующее состояние, в которое надо перевести программно, либо ускоренно; ZJf Zv Z, - наборы- выходных сигналов управления.

Получим следующую систему булевых функций (для простоты не будем минимизировать) :

7 - L 3

У,У,Х,уУД, ,, Z, Y Y vY-iY.X,, Z, YaY,X,X,VY,Y,X,vY,Y,X3v V XA Y,Y,X,

Y,(t-H) Y,Y,X1VY7Y,X1VY1Y1X3X1X

YXt+) Y.Y jX Y XjVYj.Y, X,v VY XiXjX,.

Индексы у текущих состояний кодов вершин не указаны.

Такая система булевых функций реализуется процедурой PLA. Обобщенный входной вектор имеет вид: Y . ,, по которому PLA формирует обобщенный выходной вектор ,Yt(t+l)Y /t+l). Обобщенный выходной вектор передается из аккумулятора в регистр 10 командой вывода (по окончании процедуры PLA результат остается в аккумуляторе микропроцессора , а перед обращением к процедуре PLA необходимо записать в аккумулятор конкатенацию сигналов на входах 37.1 (Y,Y,) и 38 (ХЭХ.,Х ,) командами ввода).

При очередном переходе в состояние 3 на первой группе входов дешифратора 17 устанавливается код 10 (.,) и при появлении на второй группе его входов (после вывода в регистр 10) кода 111 (,) по импульсу на выходе 2.5 тактового генератора 2 происходит ускоренный переход в состояние 4. Следовательно, из ячейки памяти 10111 считывается код 1 1 100 (Y ZjZ-zZ ,).

В дальнейшем, при очередном обращении к процедуре PLA 4 произойдет

конкатенация сигнала Y

1 1

с текущим

входным сигналом и, если он станет равным Х3, осуществляется переход в состояние 1.

Таким образом, алгоритм функционирования предлагаемой микросистемы для управления электроавтоматикой с использованием процедуры PLA 4} может быть представлен в следующем виде.

AVT: IN PORT 1 (ввод информации со входов 37. Ь)

А 2

(сдвиг для дальнейшей конкатенации) (запоминание в С 00 0 YaYn OOC) (ввод информации с входов 38) (конкатенация, в А-00 О ,)

0

0

5

CALL PLA (вызов процедуры

PLA 14 )

OUT PORT 3 (вывод + R,(t + l) в ре- гистр 0) RET (возврат в фоновую

программу)

TA3L РВ (маски конъюнктивных термов в соответствии с 4).

А по адресу 101П (полный адрес, допустим 00.000.010.11ЮОООООг) записывается код выходного сигнала в критической ситуации 00 011.1005.

Очевидно, что структура стандартного программного обеспечения не разрушается процедура PLA не изменяется. Команды конкатенации обеспечивают реализацию этой процедурой последо- вательностного автомата (т.е. графа переходов). Единственное отличие состоит в выводе и вводе информации в (из) регистр 10, который представляет собой память автомата.

Формула изобретения

Система для программного управления электроавтоматикой, содержащая программный блок, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, блок постоянной памяти, блок оперативной памяти, шинный формирователь памяти, дешифратор адреса устройств ввода/ /вывода, регистр, шинный формирователь ввода/вывода, шинный формирователь ввода, шинный формирователь

младшего адреса, шинный формирователь старшего адреса, шинный формирователь записи, шинный формирователь управления, триггер, первый - четвертый элементы ИЛИ, первый - третий элементы

И, одновибратор, первый и второй элементы задержки, причем выход синхронизации программного блока соединен с входом синхронизации тактового генератора, выход системного строба которого соединен с входом синхронизации системного контроллера, первая группа информационных входов/выходов которого соединена с группой информационных входов/выходов программного

блока, адресные и управляющие которого соединены соответственно с входами буфера адреса и системного контроллера, а выход ожидания является выходом ожидания системы, пер1915

вый и второй тактозые выходы, выход готовности и выход сброса тактового генератора соединены соответственно с первым и вторым тактовыми входами, йходом готовности и входом сброса программного блока, а входы готовности и сброса тактового генератора Являются входами готовности и сброса Системы, вторая группа информационных нходов/выходов системного контроллера является шиной данньх системы и соединена с входами/выходами шинного рормирователя памяти, входами регистра, входами/выходами шинного формирователя ввода/вывода, входами/выходами шинного формирователя ввода и входами/выходами шинного формирователя записи, управляющие выходы системного контроллера являются шиной управления системы, первый и второй входы разрешения буфера адреса соединены с управляющим выходом подтверждения захвата программного блока, выходы 9Уфера адреса являются шиной адреса Системы и соединены с адресными входами блоков постоянной и оперативной рамяти, с информационньми входами дешифратора адреса памяти ихдешифра- ора адреса устройств ввода/вывода, с выходами шинных формирователей младшего адреса и стараего адреса, первый выход дешифратора адреса памяти соединен с первым входом второго элемента ИЛИ и первьм и вторым входами разрешения блока постоянной рамяти, выходы которогс объединены Ь выходами блока оперативной памяти И соединены с входами иинного формирователя памяти, второй выход дешифратора адреса памяти соединен с входом разрешения блока or еративной памяти и вторым входом второго элемента ИЛИ, выход которого соединен с первым входом разрешен я шинного формирователя памяти, выходы которого соединены с информационными входами блока оперативной памяти, вход записи которого соединен с разрядом записи шины управления, втгрой вход разрешения шинного формирователя памяти соединен с выходом приема программного блока, первый выход дешифратора адреса устройств ввода/вывода соединен с первым входом разрешения шинного формирователя ввода, второй вход разрешения которого соединен с разрядом ввода шины управления системы, группа выходов дешифр.т-ора адреса

3289920

устройств ввода/вывода соединена . первыми разрешающими входами шинного формирователя ввода/вывода, вторые разрешающие входы которого соединены с разрядом ввода шины управления системы, первая группа информационных выходов регистра является второй группой информационных выходов систе

5

0

5

0

5

0

5

0

5

мы, а вторая группа информационных выходов регистра соединена с первой группой входов мультиплексора и с второй группой входов шинного формирователя ввода/вывода, перр.ая группа входов которого является первой группой информационных входов системы, а выходы являются первой группой информационных выходов системы, первый выход шинного формирователя управления соединен с разрядом чтения памяти шины управления системы, а второй выход - с разрядом записи в память и с первым и вторым входами разрешения шинного формирователя записи, входы которого являются третьей группой информационных входов системы, выход триггера соединен с входом захвата программного блока и первым входом первого элемента И, второй вход которого соединен с выходом подтверждения захвата программного блока, а выход соединен с первыми и вторыми входами разрешения шинных формирователей младшего и старшего адресов и с входом одновибратора, выход которого соединен с первыми входами второго и третьего элементов И, является выходом управления системы и соединен с входом первого элемента задержки, выход которого соединен с возвратным входом триггера, первый и второй входы первого элемента ИЛИ соединены соответственно с разрядами чтения памяти и записи в память шины управления системы, а выход соединен с входом разрешения дешифратора адреса памяти, первый и второй входы третьего элемента ИЛИ соединены соответственно с разрядами ввода и вывода шины управления системы, а выход - с входом разрешения дешифратора адреса устройств ввода/вывода, выход четвертого элемента ИЛИ соединен с первым и вторым входами разрешения шинного формирователя управления, выход второго элемента И соединен с первыми входами шинного формирователя управления и четвертого элемента ИЛИ и с входом второго элемента задержкиs

выход третьего элемента И соединен с вторыми входами шинного формирователя управления и четвертого элемента ИЛИ, второй вход второго и второй инверсный вход третьего элементов И объединены и являются входом чтения/записи системы, отличающаяся тем, что, с целью расширения области применения системы, в нее введены де- шифратор, мультиплексор, пятый и шестой элементы ИЛИ, причем вход разрешения дешифратора соединен с вторым тактовым выходом тактового генератора, первая группа входов дешифратора соединена с второй группой информационных выходов регистра, вторая группа входов дешифратора и входы шинного формирователя ввода и шинного формирователя младшего адреса объеди- нены и являются второй группой инфорY2(t) jY,(t)X3 Ј X, X, Ј Y t+oTY t+l) I Z3 J Zt Z,

мационных входов системы, в сход дешифратора является выходом запрета системы и соединен с адресным входом мультиплексора и с первым входом пятого элемента ИЛИ, выход которого соединен с установочным входом триггера, а второй вход является входом запроса системы, выходы мультиплексоа соединены с входами шинного формирователя старшего адреса, вторая група информационных входов мультиплексора является четвертой группой информационных входов системы, первый и второй входы шестого элемента ИЛИ соединены соответственно с вторым выходом дешифратора адреса устройств ввода/вывода и выходом второго элемента задержки, выход шестого элемента ИЛИ соединен с входом синхронизации регистра.