Устройство доступа к общей памяти Советский патент 1990 года по МПК G06F12/00 

«-I

132021П

L

первых группы входных шинных формирователей 4, 5 и 6, группу выходных шинных формирователей 7„ первую и вторую группы элементов И 8 и 9, группу блоков блокировки тактовых импульсов, содержащих третью и четвертую группы элементов И 10 и 11 и группу триггеров 12, блок арбитра, содержащий мультиплексор 13,приоритетный шифратор 14 и дешифратор запросов 15, блок общей памяти 16. 1 ил.

Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцессорных и многомикромашинных системах обработки данных и управления технологическими процессами и оборудованием. Цель изобретения - повышение эффективности использования общей памяти за счет реализации приоритетного к ней обращения. Устройство содержит тактовый генератор 1, группу блоков доступа, содержащих группу элементов ИЛИ 2, группу дешифраторов 3, три первых группы входных шинных формирователей 4, 5 и 6, группу выходных шинных формирователей 7, первую и вторую группы элементов И 8 и 9, группу блоков блокировки тактовых импульсов, содержащих третью и четвертую группы элементов И 10 и 11 и группу триггеров 12, блок арбитра, содержащий мультиплексор 13, приоритетный шифратор 14 и дешифратор запросов 15, блок общей памяти 16. 1 ил.

Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцесор- ных и многомикромашинных системах об- работки данных и управления технологическими процессами и оборудованием.

Цель изобретения - повышение эффективности использования общей памяти за счет реализации приоритетного к ней обращения.

На чертеже представлена блок-схема связи устройства с общей памятью.

Устройство содержит тактовый генератор 1, группу блоков доступа,сое- тоящий из группы элементов ИЛИ 2, группы дешифраторов 3, трех групп входных шинных формирователей 4-6, группы выходных шинных формирователей 7 и двух групп элементов И 8 и 9, группу блоков блокировки тактовых импульсов, образованных третьей и четвертой группами элементов И JO и Л и группой D-триггеров J2, блок арбитра, выполненный на мультиплексоре 13 приоритетном шифраторе 14 и дешифраторе 15 запросов. На чертеже, кроме того, показан блок 16 общей памяти, а также группа выходов 17 тактовых импульсов, группа входов 18 чтения устройства, группа адресных входов 19 устройства, группа входов 20 записи устройства, группа 21 информационных выходов устройства и группа 22 информационных входов устройства,

Устройство работает следующим образом .

Генератор 1 формирует последовательность импульсов, поступающих на группу выходов 17 тактовых импульсов устройства и служащих для тактирования подключенных к устройству микропроцессоров или микроЭВМ.

В процессе функционирования 1-й микропроцессор или микроЭВМ обраща- ется к блоку 16 общей памяти для чтения или записи данных. При этом на i-м адресном входе 19 устройства ус5

0

5 0 5 0 5

0

5

танавливается адрес выбираемой ячейки общей памяти, поступающей на информационный вход дешифратора 3 1-го блока доступа. Поступление сигнала от 1-го микропроцессора или микроЭВМ на один из 1-х входов чтения 18-или записи 20 устройства вызывает появление сигнала на выходе элемента ИЛИ 2 и входе управления дешифратора 3 1-го блока доступа. В результате на выходе дешифратора 3 1-го блока доступа формируется сигнал запроса доступа к общей памяти, поступающий на информационный вход D-триггера 12 1-го блока блокировки тактовых импульсов и на 1-е информационные входы мультиплексора 13 и приоритетного шифратора 14 блока арбитра.

При появлении сигнала запроса доступа к общей памяти на i-м информационном входе приоритетного шифратора 14 на его выходе формируется код, соответствующий номеру 1-го информационного входа и поступающий на вход адреса мультиплексора 13, и информационный вход дешифратора 15. Одновременно на инверсном выходе переноса приоритетного шифратора 14 формируется сигнал, поступающий на входы управления дешифратора 15 и мультиплексора 13. В результате этого сигнал запроса доступа к общей памяти с 1-го информационного входа мультиплексора 13 проходит на его выход и поступает на вход синхронизации приоритетного шифратора 14. Это вызывает фиксацию состояния приоритетного шифратора 14, которое остается неизменным независимо от изменения сигналов на его информационных входах в течение всего времени действия сигнала на входе синхронизации. Код, формируемый на выходе приоритетного шифратора, одновременно с сигналом на входе управления дешифратора 15 вызывает появление сигнала разрешения доступа к общей памяти на его i-м выходе.

515

Если к блоку общей памяти 16 одновременно обращаются несколько микропроцессоров или микроЭВ, то сигналы

запроса доступа к общей памяти уста-

навливаются одновременно на нескольких информационных входах мультиплексора 13 и приоритетного шифратора 14. В этом случае описанные выше действия повторяются с учетом ,того, что на выходе приоритетного шифратора 14 формируется код, соответствующий номеру информационного входа с наивысшим приоритетом, на котором поддерживается сигнал запроса доступа к общей памяти. При этом сигнал разрешения доступа к общей памяти формируется только на одном из выходов дешифратора 15, соответствующем коду на выходе приоритетного шифратора 14.

Наличие сигнала запроса доступа к общей памяти на информационном входе D-триггера 12 j-ro блока блокировки тактовых импульсов вызывает его установку по спаду сигнала на выходе так- тового генератора 1. В результате сигнал с инверсного выхода D-триггера 12 j-ro блока блокировки тактовых импульсов блокирует дальнейшее прохождение сигналов на j-й выход тактовых импульсов 17 устройства при условии, что доступ к общей памяти разрешен j-му блоку доступа. При этом работа j-ro микропроцессора или микроЭВМ блокируется с сохранением состояния всех его выходных сигналов.

Формирование сигнала разрешения доступа к общей памяти на i-м выходе дешифратора 15, поступающего на вход управления входного шинного Аормиро- вателя 4 1-го блока Доступа, вызывает прохождение сигналов с 1-го адресного входа 19 устройства на адресный вход 1 блока 16 общей памяти. Одновременно в зависимости от наличия или отсутствия сигнала на i-м входе записи устройства формируется соответствующий сигнал на выходе входного шинного формирователя 5 1-го блока доступа, поступающий на вход записи- чтения блока 16 общей памяти. Сигнал разрешения доступа к обшей памяти с i-го выхода дешифратора J5 поступает также на вторые входы 8 и 9 элементов И 1-го блока доступа и в зависи- мости от наличия сигнала на 1-х входах чтения 18 или записи 20 устройства обеспечивает соответственно прохождение сигналов с информационного

106

входа-выхода блока 16 общей памяти через выходной шинный формирователь 7 1-го блока доступа на i-й информационный выход 21 устройства или в обратном направлении с 1-го информационного входа 22 устройства через входной шинный формирователь 6 1-го блока доступа на информационный вход выход блока общей памяти 16.

При снятии сигнала разрешения доступа к общей памяти на i-м выходе дешифратора 15 и отсутствии сигнала, поступающего с выхода тактового генератора 1 на инверсный вход элемента И j-ro блока блокировки тактовых импульсов, на выходе последнего формируется сигнал, возвращающий по входу сброса D-триггер j-ro блока блокировки тактовых импульсов в исходное состояние. В результате этого возобновляется прохождение сигналов с выхода тактового генератора 1 через элемент И 11 j-ro блока блокировки тактовых импульсов на j-й выход тактовых импульсов 17 устройства, благодаря чему обеспечивается обмен j-ro микропроцессора или микроЭВМ с общей памятью. i

В случае обращения к общей памяти единственного микропроцессора или микроЭВМ блокирования тактовых импульсов вообще не происходит и непроизводительные простои микропроцессора или микроЭВМ отсутствуют.

Формула изобретения

Устройство доступа к общей памяти, содержащее тактовый генератор, группу дешифраторов, две группы элементов И, группу выходных шинных (Ьор- мирователей и три группы входных шинных формирователей, причем информационные выходы группы устройства соединены с выходами выходных шинных формирователей группы, входы управления которых соединены с выходами элементов И первой группы, адресные входы группы устройства соединены с информационными входами дешифраторов группы и входами шинных формирователей первой группы, входы чтения группы устройства соединены с первыми входами элементов И первой группы, группа входов записи устройства соединена с первыми входами элементов И второй группы и входами входных шинных формирователей второй rpynnbis информационные входы группы записываемых данных устройства соединены с входами входных шинных формировате- лей третьей группы, выходы которой соединены с входами выходных шинных формирователей группы к являются группой информационных входов-выходов устройства, адресные выходы труп- пы устройства соединены с выходами входных шинных Формирователей первой группы, выходы записи-чтения группы устройства соединены с выходами входных шинных формирователей второй группы, отличающееся тем, что, с целью повышения эффективности использования общей памяти за счет реализации приоритетного обращения к общей памяти, в него введены группа элементов ИЛИ, группа блоков блокировки тактовых импульсов, содержащие третью и четвертую группы элементов И и группу триггеров, блок арбитра, содержащий мультиплексор,приоритетный шифратор и дешифратор запросов, причем выход тактового генератора соединен с инверсным входом элемента И третьей группы, с первым входом элемента И четвертой группы и входом стробирования триггера группы каждого блока блокировки тактового импульса, выходы элементов И четвер

5 0

0

5

той группы соединены с выходами тактовых импульсов группы устройства, первые входы элементов ИЛИ группы соединены с входами записи группы устройства, а вторые входы - с входами чтения группы устройства, выход элементов ИЛИ группы соединен с входом управления дешифратора группы, выход которого соединен с входом данных триггера группы, инверсный выход которого соединен с вторым входом элемента И четвертой группы, а вход установки в О - с выходом элемента И третьей группы, прямой вход которого соединен с соответствующим разрядом дешифратора запроса, вторыми входами элементов И первой и второй групп, входами управления входных шинных формирователей первой и второй групп, выходы дешифраторов группы соединены с соответствующими разрядами информационных входов мультиплексора и приоритетного шифратора, вход синхронизации которого соединен с выходом мультиплексора, вход адреса которого соединен с выходом приоритетного шифратора и информационным входом дешифратора запросов, вход управления которого соединен с инверсным выходом переполнения приоритетного шифратора и управляющим -входом мультиплексора.