Аналого-цифровое устройство для решения системы дифференциальных уравнений Советский патент 1989 года по МПК G06J1/02 G06F7/38 

1

Изобретение относится к вычислительной технике и может быть использовано дпя моделирования непрерывно- дискретных процессов и систем управления в реальном и ускоренном масштабах времени.

Цель изобретения - расширение функциональных возможностей путем решения систем нелинейных дифференциальных и алгебраических урайнений с увеличенным количеством уравнений.

На фиг. 1 и 2 изображена функциональная схема аналого-цифрового устройства дпя решения системы дифференциальных уравнений.

Устройство (фиг. 1 и 2) содержит блок 1 управления, блок 2 памяти, М блоков 3 интегрирования, интегратор

4,аналого-цифровой преобразователь

5,умножающие цифроаналоговые преобразователи 6, цифроаналоговый преобразователь 7, блок 8 обмена информацией, селектор 9 адреса, блок 10 периферийных устройств, блок П расширения размерности матрицы, блок 12 моделирования нелинейных функций,

й а ю

О9

00

регистр 13 состояний, программируемый таймер 14, шину 15 прерьшаний, шину 16 синхронизации, информационную шину 17, цифроаналоговый преобразователь 18, сумматор 19, узел 20 коммутации, регистр 21, узел 22 управления, ключ 23, регистр 24, узел 25 коммутации, умножающие цифроаналоговые преобразователи 26, сумма- тор 27, узлы 28 и 29 коммутации,, регистры 30 и 31, ключ 32, нелинейный перемножающий узел 33, ключи 34 и узел 35 коммутации.

Запишем систему нелинейных диф- ференциальных и ал гебраических уравнений, которая поддается моделированию на аналоговой части устройства.. Обозначим вектора выходных переменных следующим образом: блока 3 интег рированияt

Х(Х ,Х2, .,Х) iXj,... ,Х

блока 11 расширения размерности матрицы.

1 ° ( гл+ w+tr блока 12 моделирования нелинейных функций

3° (h, Введем следующие обозначения: коэффициентов, устанавливаемых на умножающих цифроаналоговых преоб .разователях 6:

,., i,j lTM;

B-tbj, .

коэффициентов, устанавливаеьых йй умножающих цифроаналоговых преоб разователях 26:

C e:a5jl, , M+n, ,M+n

логических переменных, определяющих включение переменных в данное уравнение или запись их в виде отдельного уравнения:

L ,,

L 1,-3, , М+п.

Тогда система уравнений, моделируемая на блоках 3, 11 и 12, принимает вид

X,-AX,+B+L,X2;(О

(2)

AX,+B+L,X2;

Xj-Q-FCQ)

при начальник условиях X ДО) , где Q(X,,5(,,Xp;

Х((), Х з

Блок 1 осуществляет моделирование алгоритмов уравнения динамическими объектами, описываег 1ми уравнениями (1)-(3), воспроизведение логк- ческих зависимостей, реализацию алгоритмов управления ходом решения и автоматическую смену коэффициентов, установленных на умножающих цифро-; аналоговых преобразователях 6 к 26 и цифроаналоговых преобразователях . 7, задание начальных условий интеграторов , устанавливаемых на цифро- аналоговых преобразователях 18, установку постоянных времени интегрирования с помощью узла 35 коммутации, задание узловых точек аппроксимации нелинейных функций в узле 33. .и управление режимами работы интеграторо 4 и узлов 22.

Нелинейный перемножающий узел 33 реализует уравнение (3) с помощью следующей интерполяционной формулы:

,..Е(Х.)Х„«, df(x.).x,,(4)

где f (X ) - начальное значение ординаты на участке аппроксимации от аргумента Х,;

5f(Xj)f(Xj,)-f (Xj) - приращение

ординаты на J-M участке аппроксимации от аргумен та Xj.;

.-Xj - приращение j-ro аргумента на J-M участке апб- 0

ю45

SO

3)

проксимации;

- длина j-ro участка аппроксимации;

X. - значение второй переменной .

На этапе подготовки составленная пользователем программа решения исходной задачи моделирования со значениями коэф циентов а-, Ь, L.,J, описанием функций F(Q) и уравнениях (3) интервалами интегрирования загружается в блок 2 памяти. Программными средствами автоматизации программирования по коэффициентам а-и Ь. уравнений (1) и (2) по известной 5 методике Ъпределения коэффициентов передачи интеграторов 4 и сумматоров 19 и 26 рассчитываются коэффициенть . для установки умножающих цифроаналоговых преобразователей 6 и 26, зада- кугся интервалы интегрирования в программируемый таймер 14,определяются коды узловых точек функций аппроксимации, заносимые в нелинейные перемножающие узлы 33, задаются коды управления узлами коммутации 20, 25, 28, 29 и 35 и вид моделируемого уравВ исходном состоянии по команде блока 1 обнуляются регистры 13 и 21, в результате чего интеграторы 4 усJ. танавливаются в режим Исходное по. лохение.

; Решение уравнений (1)-(3) начинается при поступлении от блока 1 через блок 8 в регистр 21 (адрес кото20. Zy и J3 и вид моделируемого г- ,.а

нения (3). При этом в случае предста-10 рого указывается селектором адреса)

, .1 /ч.т чlттa ТТОПОТ1ППЯТПРГЛ интегпатоо ч

20

вления (3) в виде F(Q) с помощью регистра 31 и ключа 32 к входам узла 33 подключаются выходы узлов 28 и 29. В случае представления (3) в виде Xj,F(Q) к входам узла 33 подключаются узел 28 и источник опорно - го напряжения. В случае выполнения операций умножения двух переменных к входам узла 33 подключаются узлы 28 и 29, а в узле 33 задается функций .

Все эти установки производятся путем выборки необходимых значений из блока 2 памяти под управлением блока 1 через блок 8 по группе выводов 17 и адресу, формируемому селектором 9 адреса на группе выводов 16.

С помощью ключей 34 осуществляется режим разрыва связей всех решающих блоков путем подачи кода начальной установки с соответствующего входа селектора 9 адреса. Этот режим необходим для контроля решающих блоков и установленных коэффициентов передачи сумматоров..

Устройство работает следующим образом.

После выполнения этапа подготовки к решению уравнений (1)-(3) в блок 2 памяти введена программа циф ровой части моделирования (например, программа управления динамическим объектом, описываекым уравнениями вида (1)-(3) в зависимости от изменения переменных в процессе решения ), в блоках 3, 11 и 12 соответственно установлены коды на входах преобразователей 7, 18, 6 и 26, задаил постоянные времени интегрирования интеграторов 4, заданы управляющие коды узлов коммутации 20, 25, 28, 29 и 35, установлены начальные условия интеграторов 6, ключи 32 переведены в положение,, соответствующее конкретному виду равнения (3), в нелинейные перемножающие узлы 33 занесены кода узловых точек функций аппроксимации, в таймер 14 внесены необходимее временные интервалы.

сигнала, переводящего интегратор 4 из режима Исходное положение (код 00 на первых двух выходах, подающихся на управляющие входы интегра- 15 торов 4). Таким образом, интеграторы 4 -могут индивидуально правлять- ся - переводиться в строго определенный режим работы в моменты време ни, определяе1 1е программой цифрово

части.

Программное управление постоянно времени каждого из интеграторов 4 осуществляется узлом 35 коммутации путем переключения набора резисторо и конденсаторов, установленных изве стным образом на входах и в обратно связи интеграторов 4.

Одновременно в узле 22 управлени формируется сигнал, осуществляющий

30 пуск аналого-цифрового преобразователя 5. .

С помощью узла 22 управления осу ществляется циклическая работа преобразователя 5 с записью в регистры

ос 24 и 30 соответственно значений пер

менных

Х« и Х-, что обеспечивает пе

40

риодическое обновление значений в регистрах 24 и 30. Блок 1 в соответ ствии с программой задает адрес одного из регистров 24 или 30 и считы вает из него значения переменной в блок 2 памяти.

В соответствии с заданными в тай мере 14 интервалами интегрирования 145 формируются сигналы прерьтания, поступающие в блок 1, который осуществляет обработку прерываний. Необходимые изменения режимов работы ин теграторов 4, управление узлами ком мутации 20, 25, 28, 29, 35 и регист рами 21 и 31, установка кодов в пре образователях 6, 7, 18, 26 и узлах 33 осуществляются в соответствии с программой обработки прерываний, з данной пользователем, по окончании которой блок 1 продолжает выполиеии прерванной программы.

В регистре 13 на ходится слово с тояния устройства, которое может б

50

55

2378

В исходном состоянии по команде блока 1 обнуляются регистры 13 и 21, в результате чего интеграторы 4 усJ. танавливаются в режим Исходное по. лохение.

; Решение уравнений (1)-(3) начинается при поступлении от блока 1 через блок 8 в регистр 21 (адрес котог- ,.а

10 рого указывается селектором адреса)

0 рого указывается селектором адреса)

/ч.т чlттa ТТОПОТ1ППЯТПРГЛ интегпатоо ч

0

сигнала, переводящего интегратор 4 из режима Исходное положение (код 00 на первых двух выходах, подающихся на управляющие входы интегра- 5 торов 4). Таким образом, интеграторы 4 -могут индивидуально правлять- ся - переводиться в строго определенный режим работы в моменты времени, определяе1 1е программой цифровой

части.

Программное управление постоянной времени каждого из интеграторов 4 осуществляется узлом 35 коммутации путем переключения набора резисторов и конденсаторов, установленных известным образом на входах и в обратной связи интеграторов 4.

Одновременно в узле 22 управления формируется сигнал, осуществляющий

30 пуск аналого-цифрового преобразователя 5. .

С помощью узла 22 управления осуществляется циклическая работа преобразователя 5 с записью в регистры

ос 24 и 30 соответственно значений пере5 3

менных

Х« и Х-, что обеспечивает пе40

риодическое обновление значений в регистрах 24 и 30. Блок 1 в соответствии с программой задает адрес одного из регистров 24 или 30 и считывает из него значения переменной в блок 2 памяти.

В соответствии с заданными в таймере 14 интервалами интегрирования 45 формируются сигналы прерьтания, поступающие в блок 1, который осуществляет обработку прерываний. Необходимые изменения режимов работы интеграторов 4, управление узлами коммутации 20, 25, 28, 29, 35 и регистрами 21 и 31, установка кодов в преобразователях 6, 7, 18, 26 и узлах 33 осуществляются в соответствии с программой обработки прерываний, заданной пользователем, по окончании которой блок 1 продолжает выполиеиие прерванной программы.

В регистре 13 на ходится слово состояния устройства, которое может быть

50

55

1462378Ь

ков интегрирования соединены с информационными входами регистра состояний, входы записи которого соединены с входами адреса блока обмена информацией и программируемого таймера и выходом адреса блока управления, информационный вход-выход блока управления соединен с информаци10 онным входом программируемого таймера, с первым информационным входом-выходом блока обмена информацией, выходом реги- стра состояний и является информационг ным входом устройства, группа выходов

15 синхронизации блока управления соединена с входами синхронизации блока обмена информацией и программируемого таймера, выход программируемого таймера соединен с входом прерываний

20 блока управления, информационный

вход селектора адреса соединен с выходом адреса блока обмена информации, второй информационный вход-выход ко торого соединен с информационными Аналого-цифровое устройство для 25 входами-выходами М блоков интегрииспользовано основной программой пользователя либо,программой обработки прерываний для принятия необходимого решения в соответствии с текущими режимами работы интеграто- ipOB 4.

Решение уравнения (2) осуществля- |ется блоками 11, на входы которых поступают переменные Х

; Останов интеграторов 4 в блоках 3 io существ ля ется подачей кода 11 на |входы интегратора 4 с первого и вто- |рогр выходов регистра 21, а останов преобразователей 5 - подачей соот- :ветствующего сигнала на четвертый , :вход регистра 21, При этом в узле 22 осуществляется блокировка сигнала

Шуск.

Ф о рмула изобретения

1,

решения cиcтe ы дифференциальных уравнений, содержащее М блоков интегрирования (где М - порядок системы уравнений), блок управления, информационный вход-выход, выход адреса и грзтпа выходов синхронизации которого соединены с информационным входом-выходом, входом адреса и входом записи-считывания блока памяти соот- ветственно, отличающееся тем, что, с целью расширения функ- циональньпс возможностей за счет решения систем нелинейных дифференциальных и алгебраических уравнений с увеличенным количество уравнений, в него введены регистр состояний, блок; обмена информацией, селектор адреса, программируеьый таймер, N блоков ра сширения размерности матрицы и К блоков моделирования нелинейных функций, где N - количество новых уравнений, К - количество нелинейных функций, группа выходов селектора адреса соединена с входами синхронизации К блоков 1 юделированля нелинейных функций, с входами синхронизации N блоков расширения размерности матрицы и М блоков интегрирования, выход селектора адреса соединен с входами начальной установки N блоков расширения размерности матрицы, К блоков моделирования нелинейных функций и М блоков интегрирования, информационные выходы М блорования, с информационными входами К блоков моделирования нелинейных функций и N блоков расширения размерности матрицы, переменных N

30 блоков расширения размерности матри- соединены с группой входов переменных N-1 блоков расширения размерности матрицы, К блоков моделиро- ния нелинейных функций и М блоков

35 интегрирования, выходы переменных и их производных каждого из М блоков интегрирования соединены с группой входов переменных N блоков расширения размерности матриць и К блоков

40 моделирования нелинейных функций, группа входов переменных каждого из М блоков интегрирования соединена с группой входов переменных М-1 блоков i интегрирования, выход переменной45 каждого из К блоков моделирования нелинейных функций соединен с rjjyn- пой входов переменных каждого из N блоков расширения размерности .матрицы .

50

2. Устройство по п. 1, отличающееся тем, что блок расширения размерности матрицы содержит г узлов коммутации, где

55 i; - количество новых столбцов, г умножаннцих цифреаналоговых преобразователей, сумматор и ключ, управля- .ющий вход которого является входом начальной установки блока, выход клюрования, с информационными входами К блоков моделирования нелинейных функций и N блоков расширения размерности матрицы, переменных N

блоков расширения размерности матри- соединены с группой входов переменных N-1 блоков расширения размерности матрицы, К блоков моделиро- ния нелинейных функций и М блоков

интегрирования, выходы переменных и их производных каждого из М блоков интегрирования соединены с группой входов переменных N блоков расширения размерности матриць и К блоков

моделирования нелинейных функций, группа входов переменных каждого из М блоков интегрирования соединена с группой входов переменных М-1 блоков i интегрирования, выход переменнойкаждого из К блоков моделирования нелинейных функций соединен с rjjyn- пой входов переменных каждого из N блоков расширения размерности .матрицы .

2. Устройство по п. 1, отличающееся тем, что блок расширения размерности матрицы содержит г узлов коммутации, где

i; - количество новых столбцов, г умножаннцих цифреаналоговых преобразователей, сумматор и ключ, управля- ющий вход которого является входом начальной установки блока, выход ключа является выходом переменной, труп па входов синхронизации блока соединена с входами синхронизации г узлов коммутации и г-умнохаюгшх цифро- аналоговых преобразователей, информационный вход блока соединен с управляющими входами г узлов коммутации и информационными входами г умножающих цифроаналоговых преобразовате2378

10

10

лей, вход переменной которых соеди нен с выходом соответствующего узла коммутации, группа входов которого является группой входов перемен- Н1ГХ блока, выходы г умножающих цифроаналоговых преобразователей соединены с г информационными входами сумматора, выход которого соединен с информационным входом ключа.

Изобретение относится к вычислительной технике и мпжет быть использовано для моделирования непрерывно- дискретных процессов и систем управ- пения в реальном и ускоренном масг штабах времени. Целью изобретения является расширение функциональных возможностей за счет решения систем нелинейных дифференциальных и аглебра- ических уравнений с увеличенным количеством уравнений. Устройство содержит блок управления, блок памяти, М блоков интегрирования, блок- обмена информацией, селектор адреса, периферийные устройства, N блоков расширения размерности матрш, К блоков моделирования нелинейных функций, регистр состояний, программируемый таймер, интегратор, аналого-цифровой преобразователь, умножающие цифро- аналоговые преобразователи, цифро- аналоговые преобразователи, шину - прерываний, шину синхронизации, информационную шину, сумматоры, узлы коммутации, регистры, узел управле- ния, ключи, нелинейный перемножающий узел. 1 з.п. ф-лы, 2 ил. (Л

шкп

Ошп

фиг.;

фие, 2

Составитель В.Никитин Редактор А.Огар Техред А.КравчукКорректор Л,Зайцева

Заказ 727/51

Тираж 667

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина,101

Подписное