Устройство Нисневича для контроля двоичной информации Советский патент 1989 года по МПК H03M13/01 

Изобретение относится к вычислительной технике и технике приема передачи данных и может применяться для повьшения достоверности приема последовательной информации.

Цель изобретения - повьппение достоверности приема последовательн информации.

На чертеже представлена функциональная схема устройства для приема информации.

Устройство для контроля двоичной информации содержит регистр 1, синхронизатор 2, регистр 3 сдвига, буферный регистр 4, дешифратор 5, де- дитель 6 импульсов, счетчик 7 им- Iпульсов, триггеры 8-10, элементы и 11.-14j элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16.

Устройство работает следующим |образом.

Последовательный код входной информации поступает с буферов-согла- сователей дифференциального канала (не показаны) на прямой и инверсный 1ВХОДЫ устройства. В состоянии ожидания приема информации на выходе переполнения счетчика 7 будет уровень логической единицы. Уровень логической единицы на прямом входе подтверждает состояние ожидания устройст- ipa. Стартовый бит (уровень логического нуля на прямом входе) разблоки- |рует работу делителя бив случае |достаточной длительности (более половины заданной длительности импульса одного бита) устройство начинает прием последовательной информации IB регистр 3. Каждый принятый бит родсчитьтается в счетчике 7 и когда их число превысит заданное, на выводе переполнения счетчика 7 поя- рится уровень логической единицы. ЕСЛИ передаваемая последовательность Завершена, уровень логической еди- 1ницы на прямом входе подтвердит это, через элемент 11 блокируется работа делителя 6 и прием информации Прекратится до появления нового стартового бита.

Передний фронт сигнала переполнения установит D-триггер 9 в единичное состояние и, если D-триггер 8 брошен, импульс с выхода генерато- 1ра 2 через элемент И 12 запишет в регистр 4 вьщаваемую на выходы информацию. При этом тот же импульс записи с выхода элемента сбросит

10

15

20

5

0

5

0

5

0

5

D-триггер У и установит в единичное состояние D-триггер 8. Уровень логической единицы на выходе триггера 8 является признаком заполнения буфера. D-триггер 8 сбросится только после прихода строба очистки буфера по его третьему входу, подтверждающему перезапись содержимого регистра 4 во внешнее устройство, после чего уровень логической единицы с инверсного выхода D-триггера 8 разрешит , запись в регистр 4 новой информации.

Контроль информации по модулю два и ее исправление производятся следующим образом.

Импульсы приема информации с выхода делителя 6 поступают на элемент И 13, в случае, если принимается единица, проходят на синхровход счетного Т-триггера 10. Если число единиц в принимаемой последовательности нечетно, на выходе Т-три1 гера 10 будет уровень логической единицы, свидетельствующий об отсутствии ошибки четности (этим осуществляется контроль четного по модулю два), т.е. на выходе Т-триггера 10 устанавливается уровень логического нуля, который разблокирует работу дешифратора 5.

Ошибочный бит в предлагаемом устройстве выявляется путем сравнения логических уровней с прямого и инверсного информационных входов устройства на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 15. Если уровни совпадают, то это признается ошибкой, так как в нормальном режиме сигналы должны быть противоположных уровней, т.е. не совпадать. Момент совпадения строби- руется на элементе И 14 импульсом приема информации с выхода делителя бив регистр записывается код номера принятого бита информации. Этот код разблокированным дешифратором 5 преобразован в управляющий потенциал на соответствующем выходе, что приводит к инвертированию логического уровня ошибочного бита в регистре 3. На вход регистра 4 с выходов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 поступают е исправленная, вЛста- новленная информация.

В случае отсутствия ошибок при приеме или искажении уровня на инверсном входе восстановления не требуется. Поэтому уровень логической

единицы с выхода Т-триггера 10 заблокирует работу дешифратора 5 и принятая информация с выходов регистра 3 без изменений записывается в ре- гистр 4.

Устройство не может исправлять более одной ошибки в посылке.

Формула изобретения

Устройство для контроля двоичной информации, содержащее генератор синхронизирующих импульсов, выход которого соединен с первыми входами делителя импульсов и первого элемента И, выход которого соединен с первыми входами первого и второго триггеров и буферного регистра, выходы разрядов которого являются информационными выходами устройства, инверсный выход первого триггера и прямой выход второго триггера соединены соответственно с вторым и третьим входами первого элемента И, первые входы второго элемента И и регистра сдвига объединены и являются первым информационным входом устройства, выход второго элемента И соединен с вторым входом делителя импульсов, счетчик импульсов, первый выход которого соединен с вторыми входами второго элемента И и второго триггера, выход делителя импульсов соединен с первьм входом третьего

ю щ е е с я тем, что, с целью повышения достоверности устройства, в него введены элемент ИСКШОЧАЮЩЕЕ ИЛИ g четвертый элемент И, третий триггер, регистр, дешифратор и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с соответствующими вторыми входами буферного регистра, выходы

10 разрядов регистра сдвига соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вход счетчика импульсов соединен с выходом делителя импульсов, вторые выходы счетчика

15 импульсов соединены с первьв {и входами регистра, выходы разрядов которого соединены с первыми входами дешифратора, выходы которого соединены с соответствующими вторыми входами

20 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, первые входы четвертого элемента И и элемента ИСКЛЮЧАЮВ1ЕЕ ИЛИ объединены с первым входом регистра сдвига, вторые входы четвертого элемента И и

25 регистра сдвига объединены и соединены с выходом делителя импульсов, . выход четвертого элемента И соединен с первым входом третьего триггера, второй вход которого объединен с вто30 рым входом регистра и подключен к выходу второго элемента И, выход третьего триггера соединен с вторым входом дешифратора, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является вторым

элемента И, второй вход первого триг- gg информационным входом устройства, выгера подключен к шине сигнала логической единицы, третий вход первого триггера является управляющим входом устройства, прямой выход - управляющим выходом устройства, о т л и ч а40

ход соединен с вторым входом третьего элемента И, выход которого соединен с третьим входом регистра, третий вход второго триггера соединен с шиной сигнала логической единицы.

ю щ е е с я тем, что, с целью повышения достоверности устройства, в него введены элемент ИСКШОЧАЮЩЕЕ ИЛИ, четвертый элемент И, третий триггер, регистр, дешифратор и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с соответствующими вторыми входами буферного регистра, выходы

разрядов регистра сдвига соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вход счетчика импульсов соединен с выходом делителя импульсов, вторые выходы счетчика

импульсов соединены с первьв {и входами регистра, выходы разрядов которого соединены с первыми входами дешифратора, выходы которого соединены с соответствующими вторыми входами

элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, первые входы четвертого элемента И и элемента ИСКЛЮЧАЮВ1ЕЕ ИЛИ объединены с первым входом регистра сдвига, вторые входы четвертого элемента И и

регистра сдвига объединены и соединены с выходом делителя импульсов, . выход четвертого элемента И соединен с первым входом третьего триггера, второй вход которого объединен с вто.

рым входом регистра и подключен к выходу второго элемента И, выход третьего триггера соединен с вторым вхоом дешифратора, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является вторым

нформационным входом устройства, вы

ход соединен с вторым входом третьего элемента И, выход которого соединен с третьим входом регистра, третий вход второго триггера соединен с шиной сигнала логической единицы.

Изобретение относится к вычислительной технике и технике приема передачи сообщений и может применяться для повышения достоверности приема последовательной информации Цель изобретения - повышение достоверности приема последовательной информации. Устройство содержит регистр 1, генератор 2 синхронизирующих импульсов, регистр 3 сдвига, буферный регистр 4, дешифратор 5, делитель б импульсов, счетчик 7 импульсов, триггеры 8-10, элементы И 11-14 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, -группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16. 1 ил. .