Устройство для приема цифровых сигналов Советский патент 1992 года по МПК H04Q5/16 

Изобретение относится к электросвязи и может быть использовано в приемных устройствах для приема и обнаружения комбинаций двоичных сигналов известного типа при неизвестном моменте прихода.

Известен обнаружитель комбинаций двоичных сигналов, содержащий регистр сдвига информации, многоканальный коммутатор, N элементов И, регистр сдвига стробового импульса, состоящий из М элементов памяти, п+1 элементов ИЛИ, п+1 дополнительных элементов И, регистр сдвига импульса опроса, состоящий из п элементов памяти, и счетчик импульсов.

Недостатком этого устройства являются большие аппаратурные затраты, громоздкость, а также невозможность приема сигналов при некратных скоростях приема обнаруживаемых комбинаций, принимаемых от N источников информации.

Из известных устройств наиболее близким по технической сущности к предлагаемому является обнаружитель комбинаций

двоичных сигналов, содержащий регистр сдвига информации, первый и второй мультиплексоры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик импульсов, анализатор несовпадений в обнаруживаемом блоке, счетчик длины обнаруживаемого блока, счетчик адреса, блок постоянной памяти формирователь импульсов, первый элемент И, счетчик количества обнаруживаемых блоков, анализатор обнаруживаемой комбинации, второй элемент И, триггер, анализатор окончания сообщения, одновибратор и третий элемент И.

Недостатком этого устройства являются невозможность обеспечения приема сигналов, передаваемых с различными скоростями от N источников информации.

Цель изобретения - обеспечение возможности приема сигналов, передаваемых на некратных между собой скоростях и принимаемых от N источников информации.

Поставленна i цель достигается тем, что в устройство для приема цифровых сигнаСП

с

VI

ICO 4

;ю о

лов введены первый, второй дешифраторы, первый и второй элементы ИЛИ, оперативное запоминающее устройство (ОЗУ), первый регистр и второй регистры сдвига, причем входы первого дешифратора под- ключены к группе выходов первого счетчика, одиночный выход которого подключен к счетному входу второго счетчика, первый и второй выходы первого дешифратора подключены к первым входам первого и второ- го элементов И соответственно и входам первого элемента ИЛИ, выход которого соединен с первым входом ОЗУ, второй вход которого подключен к выходу второго элемента И, а выходы ОЗУ - к группе информа- ционных входов второго регистра, вход управления загрузкой которого подключен к первому выходу первого дешифратора, вход синхронизации - к выходу второго элемента ИЛИ, а выходы подключены к инфор- мационным входам ОЗУ и входам второго дешифратора и являются информационными выходами устройства, третий выход первого дешифратора подключен к входу управления третьего регистра сдвига, ин- формационные входы которого подключены к выходам первого регистра сдвига, а выход последнего разряда подключен к последовательному информационному входу второго регистра и второму логическому входу триггера и является первым выходом устройства, первый логический вход триггера подключен к четвертому выходу второго де- ширфатора, входы обнуления первого и второго счетчиков объединены и являются входом устройства, выходы второго счетчика подключены к адресным входам ОЗУ и являются адресными выходами устройства, выход третьего элемента И подключен к первому входу второго элемента ИЛИ, вто- рой вход которого подключен к выходу первого элемента И, а вторые входы первого, второго и третьего элементов И объединены между собой и с входами синхронизации триггера и первого и второго регистров сдвига, выход второго дешифратора является вторым отдельным выходом устройства. Введение в устройство двух дешифраторов, двух элементов ИЛИ, ОЗУ, двух регистров сдвига позволяет упростить устройство, т.е. уменьшить аппаратурные средства, затрачиваемые при увеличении количества и номиналов некратных между собой скоростей приема обнаруживаемых комбинаций, принимаемых от N источников информации. В известных устройствах, например по прототипу для обнаружения (декодирования) комбинаций двоичных сигналов, передаваемых независимо друг от друга во времени от N источников с различными скоростями, потребуется увеличение примерно в N раз таких блоков, как регистры, счетчик, триггер и т.д. В предлагаемом устройстве многократное использование блока ОЗУ, второго регистра сдвига, буферного регистра и дешифраторов при обнаружении комбинации на разных скоростях приема от различных источников информации позволяет упростить устройство и обеспечить прием сигналов на разных некратных друг другу скоростях.

На чертеже представлена электрическая функциональная схема устройства для приема цифровых сигналов.

Устройство содержит первый счетчик 1 (временных интервалов), первый дешифратор 2, первый элемент ИЛИ 3, второй счетчик 4 (адресный), оперативное запоминающее устройство (ОЗУ) 5, первый регистр 6, первый, второй и третий элементы И 7, 8, 9, второй элемент ИЛИ 10, второй и третий регистры 11,12 сдвига IK-триггер 13, второй дешифратор 14.

Вход 1 устройства является счетным входом счетчика 1, а вход 2 - входом установки в нулевое состояние счетчиков 1 и 2.

Вход 3 устройства является входом синхронизации регистров 6, 12 и триггера 13, основной выход которого соединен с первым входом элемента И 9.

Вход 4 устройства является информационным входом регистра 6, входы дешифратора 2 подключены к группе выходов счетчика 1 одиночный выход которого подключен к счетному входу счетчика 4.

Выходы 1 и 2 дешифратора 2 подключены к первым входам элементов И 7, 8 соответственно и к входам элемента ИЛИ 3.

Выход ИЛИ 3 соединен с входом 1 ОЗУ 5, вход 2 которого подключен к выходу элемента И 8, а выходы ОЗУ 5 - к группе информационных входов регистра 11.

Вход управления загрузкой регистра 11 подключен к выходу 1 дешифратора 2, вход синхронизации соединен с выходом элемента ИЛИ 10, а выходы подключены к информационным входам ОЗУ 5 и входам дешифратора 14 и являются информационными выходами устройства.

Выход 3 дешифратора 2 подключен к входу управления регистра 12, информационные входы которого подключены к выходам регистра 6. Выход последнего разряда регистра 12 подключен к одиночному (последовательному) информационному входу регистра 11 и второму логическому входу триггера 13 и является первым выходом устройства.

Первый логический вход триггера 13 подключен к выходу 4 дешифратора 2.

Выходы счетчика 4 подключены к адресным входам ОЗУ 5 и являются адресными выходами устройства.

Выход элемента 9 подключен к входу 1 элемента ИЛИ 10, второй вход которого подключен к выходу элемента И 7.

Вторые входы элементов И 7,8,9 объединены между собой и с входами синхронизации триггера 13 и регистров 6 и 12.

Выход дешифратора 14 является вторым отдельным выходом устройства.

На первый вход устройства поступает непрерывно последовательность тактовых импульсов Т 1 с частотой 2048 кГц; На второй вход - импульсы цикловой частоты 8 кГц, на третий вход - пбследовательность тактовых импульсов Т 2, идентичных последовательности Т 1, но сдвинутых по времени относительно друг друга и не перемежающихся между собой.

На четвертый вход устройства поступает информационная. последовательность группового тракта.

По приходу импульса цикловой частоты (длительность которого равна длительности тактового импульса) на вход 2 устройства, а значит и на входы установки в нулевое состояние первого и второго счетчиков 1 и 4, последние обнуляются.

Под действием тактовых импульсов, поступающих на счетный вход первого счетчика 1, последний циклически отсчитывает 16 временных интервалов, каждый из которых равен периоду частоты 2048 кГц. Второй счетчик 4 после прихода каждого шестнадцатого импульса с выхода первого счетчика 1 формирует двоичный код адреса временного канала (ВК).

В течение каждого В К на выходах первого дешифратора 2 циклически формируются соответствующие сигналы: на выходе

1- первый по счету временной интервал, на выходе 4 - восьмой, на выходе 2 - десятый, и на выходе 3 - шестнадцатый (последний).

Одновременно и синхронно с поступлением тактовых последовательностей Т 1 и Т

2на информационный вход первого регистра 6 поступает информационная последовательность.

После записи информации в первый регистр 6 по переднему фронту тактовых им- пульсов Т 2 она переписывается в параллельном виде в третий регистр 12. Перезапись осуществляется по заднему фронту импульса Т 2 при одновременном наличии сигнала с выхода 3 первого дешифратора 2 на управляющем входе третьего регистра 12.

Из третьего регистра 12 информация, записанная ранее, выдается по заднему фронту импульсов Т 2 на последовательный информационный вход второго регистра 11

и второй вход триггера 13.

При появлении на выход 2 триггера 13 флажка, который всегда представлен битом логическая единица, триггер 13 переключается по заднему фронту импульса Т 2

0 в единичное состояние, разрешая таким образом прохождение импульсов Т 2 через третий элемент И 9. Эти импульсы поступают через второй элемент ИЛИ 10 на вход синхронизации второго регистра 11. По пе5 реднему фронту этих импульсов осуществляется запись порции информации во второй регистр 11, которая поступает последовательно в след за флажком.

Значения бит в информационной после0 довательности ВК соответствуют значениям бит в соответствующем интервале времени в дискретном канале связи, а распределение и количество бит в данном ВК зависит от скорости приема информации, т.е., на5 пример, при одной скорости (2,4 к бит/с) поступления информации будет приниматься и записываться в регистр 6 (в течение одного из В К) флажок и один бит информации, а при другой скорости (48 к бит/с)

0 флажок и семь битов информации.

До момента поступления информации во второй регистр 11 в него переписывается порция информации (для данного ВК), хранящаяся в блоке 5. Это осуществляется с

5 помощью сигнала, формируемого на выходе 1 первого дешифратора 2. Этот сигнал поступает на управляющий вход второго регистра 11 и через первый элемент ИЛИ 3 на первый вход блока 5 для выбора кристалла

0 и на первый вход первого элемента И 7. При

совпадении этого сигнала с импульсом Т 2 с

выхода первого элемента И 7 через второй

элемент ИЛИ 10 на вход синхронизации

второго регистра 11 поступает импульс Т 2,

5 по переднему фронту которого осуществляется запись информации из блока 5. При этом адресация в блоке 5, т.е. выбор информации соответствующего В К производится с помощью второго счетчика 4.

0 Теперь к информации, переписанной из блока 5 во второй регистр 11, добавятся порции информации, поступившей из третьего регистра 12, только что принятой по входу 4 устройства через первый регистр 6.

5 Ограничение порции информации, передаваемой из третьего регистра 12 во второй регистр 11, осуществляется триггером 13 по приходу на его первый вход сигнала, сформированного с выхода 4 первого дешифратора 2. При появлении этого сигнала

и при поступлении импульса Т 2 (по его заднему фронту) триггер 13 переключается в нулевое состояние. Запись в последовательном коде информации во второй регистр 6 в данном ВК прекращается.

Затем информация, содержащаяся во втором регистре 11 для данного ВК, переписывается в блок 5. Это производится с помощью сигнала, сформированного с выхода 2 первого дешифратора 2 на первый вход второго элемента И 8 и через первый элемент ИЛИ 3 на первый вход блока 5. При совпадении импульса Т 2 с этим сигналом во втором элементе И 8 с его выхода на второй вход блока 5 выдается сигнал для записи информации.

После этого при появлении импульса с выхода 3 первого дешифратора 2 снова осуществляется перезапись накопленной в первом регистре 6 информации в третий регистр 12, но теперь другого следующего ВК

Формула изобретения

Устройство для приема цифровых сигналов, содержащее последовательно соеди- ненные первый счетчик, первый дешифратор и первый элемент И а также второй элемент И, второй счетчик, первый регистр и последовательно соединенные триггер и третий элемент И. причем входы сброса первого и второго счетчика объединены, отличающееся тем, что, с целью обеспечения возможности приема сигналов, передаваемых с различными скоростями, в него введены второй дешифратор, первый и второй элемент ИЛИ, второй и третий регистр и блок памяти первый вход

которого соединен с выходом первого элемента ИЛИ, первый и второй вход которого соединен соответственно с первым и вторым выходом первого дешифратора, третий и четвертый выход которого соединен соот- ветсгвенно с первым входом третьего регистра и первым входом триггера, второй вход которого соединен с выходом третьего регистра и первым входом второго регистра, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом третьего элемента И, третьи входы второго регистра соединены с выходами блока пам ги, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с вторым выходом первого дешифратора, четвертый вход второго регистра соединен с первым входом первого элемента И, второй вход которого соединен с вторым входом второго и третьего элемента И, третьим входом триггера, вторым входом третьего регистра и тактовым входом первою регистра, информационный вход которого является информационным входом устройства для приема цифровых сигналов, выходы первого регист- ра соединены с третьими входами третьего регистра, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, второй выход первого счегчика соединен с вторым входом второго счетчика, выходы которого соединены с выходами второго регистра и входами второго дешифратора, а счетный вход первого счетчика и тактовый вход первого регистра являются тактовыми входами устройства для приема цифровых сигналов

Изобретение относится к технике цифровой связи. Цель - обеспечение возможности приема сигналов, передаваемых с различными скоростями. Устр-во содержит счетчики 1,4, дешифраторы 2,14, эл-ты ИЛИ 3, 10, ОЗУ 5, эл-ты И 7, 8, 9, регистры 6, 11, 12, триггер 13. Накопление порции информации в регистре 11 и перезапись ее в регистр 12 позволяет осуществить независимую обработку информации в каждом из них. В ОЗУ 5 накапливается информационная последовательность для каждого канала, длина которой достаточна для декодирования соответствующей ходовой комбинации. 1 ил.