УСТРОЙСТВО ДЛЯ АНАЛИЗА АДРЕСНЫХ ПОСЫЛОК Советский патент 1995 года по МПК H04Q5/16 

Изобретение относится к связи и может применяться для анализа адресных посылок в виде непрерывного двоичного кода на соответствие одному из нескольких абонентов при использовании одной линии для вызова нескольких абонентов на приемной стороне.

Целью изобретения является расширение функциональных возможностей путем одновременного анализа прямых и инверсных М-последовательностей адресных посылок.

На фиг. 1 приведена структурная схема устройства для анализа адресных посылок; на фиг. 2 - пример выполнения и подключения блока сравнения для случая N=5.

Устройство для анализа адресных посылок содержит N-разрядный регистр 1 сдвига, блок 2 синхронизации, делитель 3 частоты, М D-триггеров 4₁-4_М, блок 5 сравнения, М нечетных счетчиков 6₁-6_М, М четных счетчиков 7₁-7_М, вход 8 N-разрядного регистра 1, вход 9 устройства для анализа адресных посылок, вход 10 N-разрядного регистра 1, М выходов 11₁-11_М устройства для анализа адресных посылок, М выходов 12₁-12_М устройства для анализа адресных посылок, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13-31.

Устройство для анализа адресных посылок работает следующим образом.

На вход 9 поступает адресная посылка в виде двоичного кода, представляющая собой М-последовательность. Эта посылка поступает на вход блока 2, на вход блока 5 и на вход 10 N-разрядного регистра 1, где N-степень образующего полинома кода типа "максимальная последовательность". N-разрядный регистр 1 представляет собой совокупность последовательно соединенных N триггеров, тактовые входы которых объединены и являются входом 8, а информационный вход первого триггера является входом 10 N-разрядного регистра 1.

N-разрядный регистр 1 хранит значения предыдущих сигналов, поступающих с входа 9. Блок 2 формирует на своем выходе короткие импульсы в момент смены информации на его входе, т.е. в моменты перехода логического нуля в логическую единицу, и наоборот. Делитель 3 работает в режиме деления опорной частоты, причем каждый импульс с выхода блока 2 сбрасывает делитель 3 в нулевое состояние. Этим обеспечивается подстройка фазы следования тактовых импульсов, вырабатываемых делителем 3. Делитель 3 вырабатывает тактовые импульсы таким образом, что передний фронт каждого тактового импульса соответствует по времени середине элементарной посылки, что повышает помехоустойчивость предлагаемого устройства. По передним фронтам тактовых импульсов происходит продвижение информации в N-разрядном регистре 1, переключение D-триггеров 4 и переключение нечетных счетчиков 6 и четных счетчиков 7.

Блок 5 состоит из М-сумматоров по модулю два, где М - количество анализируемых прямых последовательностей. Один из входов каждого сумматора по модулю два подключен к входу 9, а другой вход - к последнему (N-му) выходу N-разрядного регистра 1. Остальные входы каждого сумматора по модулю два подключены к одному или нескольким младшим выходам (разрядам) N-разрядного регистра 1. Это подключение осуществляется согласно коэффициентам образующего полинома М-последовательности. Так, например, при пятиразрядном регистре 1 возможно декодирование шести М-последовательностей. Примером реализации сумматоров по модулю два может служить последовательная цепь из элементов 13-31. Таким образом, в блоке 5 посредством сумматоров по модулю два производится сравнение поступающей на вход 9 двоичной информации с состоянием соответствующих разрядов N-разрядного регистра 1. При совпадении результатов сравнения логический ноль с выхода соответствующего сумматора по модулю два поступает на информационный вход соответствующего D-триггера 4 и фиксируется им в момент прихода переднего фронта тактового импульса с выхода делителя 3. Логический ноль с прямого выхода этого D-триггера 4 поступает на соответствующий нечетный счетчик 6, разрешая последнему счет. Этот нечетный счетчик 6 начинает счет тактовых импульсов с выхода делителя 3. Счет продолжается до тех пор, пока на прямом выходе соответствующего D-триггера 4 не появится логическая единица, т.е. счет происходит все то время, пока имеется поэлементное совпадение информации с входа 9 с результатами сложения по модулю 2 в блоке 5.

В случае, если хотя бы один элемент входной последовательности сигналов не совпадает, на выходе соответствующего сумматора по модулю два появляется логическая единица, на прямом выходе соответствующего D-триггера 4 в момент прихода переднего фронта очередного тактового импульса также появляется логическая единица, и соответствующий нечетный счетчик 6 сбрасывается (переходит в нулевое состояние).

Если вызов поступает одному из данных абонентов, то результат каждого сложения по модулю два соответствующих разрядов N-разрядного регистра 1 совпадает с каждым поступающим входным сигналом. Если во время поступления К сигналов с входа 9 (где К - постоянная величина, определяющая количество проверок, необходимое для уверенного приема адресного вызова) на прямом выходе какого-либо D-триггера 4 логический ноль сохраняется в течение К тактов, то соответствующий нечетный счетчик 6 досчитывает до К. Это означает, что вызов пришел тому абоненту, которому соответствует выход этого нечетного счетчика 6 (т.е. соответствующий выход 11).

Анализ адресных посылок на основе инверсных М-последовательностей основывается на том, что с каждым тактом в соответствующий D-триггер 4 записывается логическая единица, следовательно, на инверсном выходе этого D-триггера 4 присутствует логический ноль во время действия на входе 9 инверсной М-последовательности. Если время действия (т.е. количество символов) этой последовательности не менее К, то соответствующий четный счетчик 7 досчитывает до К. Это означает, что вызов пришел тому абоненту, которому соответствует выход этого четного счетчика 7 (т.е. соответствующий выход 12).

Предлагаемое устройство позволяет анализировать адресные посылки, основанные как на прямых, так и на инверсных М-последовательностях, причем анализ посылки на соответствие адресных абонентов производится параллельно и одновременно.

Изобретение относится к связи и может применяться для анализа адресных посылок в виде непрерывного двоичного кода на соответствие одному из нескольких абонентов при использовании одной линии для вызова нескольких абонентов на приемной стороне. Цель изобретения - расширение функциональных возможностей путем одновременного анализа прямых и инверсионных М-последовательностей адресных посылок. Цель достигается введением в устройство М D - триггеров 4₁-4_M, М нечетных счетчиков (НС) 6₁-6_M и М четных счетчиков (ЧС) 7₁-7_M, где М - кол-во анализируемых прямых последовательностей. Если во время поступления К сигналов с входа 9 устройства на прямом выходе какого - либо D - триггера 4 логический ноль сохраняется в течение К тактов, то соотв. НС 6 досчитывает до К (К - постоянная величина, определяющая кол-во проверок). Это означает, что вызов пришел тому абоненту, которому соответствует выход этого НС 6. Если время действия (т.е. кол-во импульсов) на входе 9 инверсной М - последовательности не менее К, то соотв. ЧС 7 досчитывает до К. Это означает, что вызов пришел тому абоненту, которому соответствует выход этого ЧС 7. Анализ посылки на соответствие адресных абонентов производится параллельно и одновременно. 2 ил.

УСТРОЙСТВО ДЛЯ АНАЛИЗА АДРЕСНЫХ ПОСЫЛОК, содержащее последовательно соединенные блок синхронизации, делитель частоты и N-разрядный регистр сдвига, где N-степень образующего полинома кода типа "максимальная последовательность", второй вход N-разрядного регистра сдвига является входом устройства для анализа адресных посылок и соединен с входом блока синхронизации и (N + 1)-м входом блока сравнения, N-е входы которого подключены к N-м выходам N-разрядного регистра сдвига, отличающееся тем, что, с целью расширения функциональных возможностей путем одновременного анализа прямых и инверсных М-последовательностей адресных посылок, в него введены М D-триггеров, М нечетных счетчиков и М четных счетчиков, где М - количество анализируемых прямых последовательностей, при этом М выходов блока сравнения, подключены к информационным входам М D-триггеров, тактовые входы которых подключены к выходу делителя частоты и первым входам М четных и М нечетных счетчиков, а выходы М нечетных счетчиков и М четных счетчиков являются 2М выходами устройства для анализа адресных посылок, при этом вторые входы М нечетных счетчиков подключены к прямым выходам М D-триггеров, а вторые входы М четных счетчиков подключены к инверсным выходам М D-триггеров.