Устройство для управления синхронизацией памяти Советский патент 1989 года по МПК G06F1/04 

Я

ю

00

со

со

Изобретение относится к вычислительной технике и может быть использовано в адаптируемых блоках синхронизации дискретных устройств. Цель изобретения - повышение надежности,

На чертеже представлена схема устройства.

Устройство содержит с первого по третий триггеры 1-3, с первого по шестой элементы ИЛИ 4-9, счетчик 10, дешифратор 11, мультиплексор 12, с - первого по третий элементы И 13-15, элемент НЕ 16, первый выход 17, второй выход 18, первый вход 19 задания режима, третий выход 20, выходы 21- 27 группы 28 выходов, входы 29-36 группы 37 информационных входов задания паузы синхросигналов, второй вход 38 задания режима синхросигналов, четвертый выход 39, пятый выход, 40

Устройство работав следующим образом.

Вначале устройство устанавливается в исходное состояние путем сброса в ноль триггеров 1-3 и счетчика 10 (цепь начальной установки не показана) . После этого устройство переходит в режим настройки синхросигналов,, в процессе которой с помошью ЭВМ или средств встроенного контроля проводится тестирование памяти При каждом обращении к ней устройство синхронизации формирует последовательность синхросигналов, время задержки между которыми определяется как числом,так и величиной разделяющих их элементарных шагов, причем начальная последовательность синхросигналов формируется с максимальными задержками, что гарантирует надежную работу памяти, но не обеспечивает высокого быстродействия.

Для повышения быстродействия устройство выдает в устройство синхронизации управляющие сигналы, вызывающие сдвиг синхросигналов. Настройка заканчивается установкой синхросигналов вблизи границы области устойчивой работы на расстоянии, обеспечивающем надежную работу при колебаниях температуры и питающих напряжений,

Назначение входных и выходных сигналов устройства состоит в следующем: Последовательность импульсов на выходе 40 позволяет выбрать в устройстве .синхронизации величину дискретности (элементарного шага) сдвига

0

5

синхросигналов. Первый импульс вызывает уменьшение дискретности с некоторого начального значения до величины CQ , последующие импульсы - пос- тепенное ее увеличение до значения Ј;. Последовательность импульсов на одном из выходов 21-27 вызывает постепенное увеличение задержки соответ0 ствующего синхросигнала с шагом,равным Ј. Каждый импульс с выхода 17 означает переход к настройке очередного синхросигнала, вызывая его смещение к началу формирования временной

5 диаграммы. Импульс на выходе 39 восстанавливает исходное число шагов между всеми синхросигналами. Низкий уровень на выходе 18 - режим настройки, высокий - рабочий режим. Высокий уровень на выходе 20 означает наличие в памяти устойчивого отказа, независящего от ее временной диаграммы. Высокий уровень на входе 29 указывает на невозможность дальнейшего увеличения дискретности. Высокие уровни на входах 30-36 указывают на невозможность дальнейшего увеличения задержки выдачи соответствующего синхросигнала,, Появление импуль-. са на одном из входов 38 и 19 означает соответственно работоспособность и неработоспособность памяти при дан- нон временной диаграмме.

Так как начальная последователь5 ность синхросигналов формируется устройством синхронизации с максимальными задержками между всеми синхросигналами, то тестирование памяти заканчивается успешно и на вход 38

0 поступает отрицательный импульс„ Поскольку на обоих входах элемента ИЛИ 7 оказывается О (низкие уровни напряжения), то отрицательный импульс с его выхода через элемент И 14 проходит на стробирующий вход дешифратора 11, В этот момент на информационных входах дешифратора присутствуют О, поэтому отрицательный импульс появляется на его первом вы0 ходе и через элемент И 15 выдается на выход 40 устройства. Поступив в устройство синхронизации, он вызывает уменьшение дискретности сдвига синхросигналов с некоторой начальной

5 величины до значения ЈГ0 . Хотя число элементарных шагов между синхросигналами при этом не изменяется, однако за счет значительного уменьшения

0

5

величины шага происходит резкое сжатие временной диаграммы памяти. Одновременно отрицательный импульс с выхода элемента ИЛИ 7 проходит через элемент ИЛИ 4 и своим задним фронтом устанавливает в 1 триггер 1.

Если быстродействие памяти недостаточно высоко для работы с новой временной диаграммой, то средства встроенного контроля обнаруживают ошибки и отрицательный импульс выдается на вход, 19. Пройдя элемент ИЛИ 6, элемент И 14, дешифратор 11 и элемент И 15, он поступает в устрой- ство синхронизации, которое увеличивает дискретность на некоторую небольшую величину до значения Ј(. Если расширения временной диаграммы недостаточно для восстановления ра- ботоспособности памяти, то отрицательный импульс вновь поступает на вход 19, что вызывает повторное увеличение дискретности. Этот процесс продолжается до тех пор, пока дне- кретность не достигнет некоторого значения , при котором тестирование памяти заканчивается успешно и отрицательный импульс не поступает на вход 38.

С входа 38 отрицательный импульс через элементы ИЛИ 7, И 14, дешифратор 11 и элемент И 15 проходит в устройство синхронизации, где вызывает дополнительное увеличение дискрет ности до величины Ј,, что необходимо для последующей надежности работы памяти (успешное прохождение теста при дискретности Ј;, может носить случайный характер). Одновременно отрицательный импульс с выхода элемента ИЛИ 7 через элемент ИЛИ 4 поступает на первый вход элемента ИЛИ 5. Так как на его втором входе присутствует низкий уровень напряжения с инверсного выхода триггера 1, то отрицательный импульс через элемент ИЛ 5 проходит на счетный вход счетчика 10 и своим задним фронтом записывает в него единицу. Кроме того, с выхода 17 устройства импульс выдается в устройство синхронизации и переключает его с режима выбора дискретности на настройку первого синхросигнала, в результате чего последний смещается к началу формирования временной диаграммы.

В случае, если его сдвиг вызывает нарушение работоспособности памяти,

отрицательный импульс поступает на вход 19 и, пройдя через элементы ИЛИ 6, И 14 и дешифратор 11, выдается на выход 21 устройства (на информационных входах дешифратора в этот момент присутствует код (001), что вызывает увеличение задержки первого синхросигнала на один шаг Ј; . При поступлении отрицательного импульса вновь на вход 19 процесс повторяется

Постепенное наращивание числа шагов между началом временной диаграммы и первым синхросигналом происходи до тех пор, пока работоспособность памяти не восстанавливается и отрицательный импульс не поступает на вход 38. Пройдя через элементы ИЛИ 7 И 14 и дешифратор 11, он выдается на выход 21, обеспечивая дополнительный сдвиг первого синхросигнала на один шаг в глубину области устойчивой работы (успешное прохождение теста в этом случае также может быть случайным) . Одновременно отрицательный импульс через элементы ИЛИ 4 и 5 поступает на счетный вход счетчика 10, увеличивая его содержимое на единицу, и выдается на выход 17 устройства. В результате установка первого синхросигнала заканчивается, а второй синхросигнал смещается к началу формирования временной диаграммы.

Установка синхросигналов с второго по седьмой происходит аналогично.

При настройке седьмого синхросигнала в счетчике 10 записан код (111) и на выходе элемента И 13 присутствует 1 (высокий уровень напряжения). Поэтому отрицательный импульс, пришедший с входа 38 на первый вход элемента ИЛИ 4, на его выход не проходит. Однако он поступает на выход 27 через элемент И 14 и дешифратор 11, вызывая дополнительный сдвиг седьмого синхросигнала на один шаг. Одновременно по заднему фронту отрицательного импульса на выходе элемента ИЛИ 7 устанавливается на еди- ницу триггер 2, в результате чего на выход 18 устройства выдается признак рабочего режима, свидетельствующий о готовности памяти к работе. Прохождение последующих импульсов с входа 36 на выход элемента ИЛИ 7 блокируется логической единицей на его втором входе.

Если в памяти присутствует неисправность, не зависящая от ее вре

меннои диаграммы, то отрицательный импульс после первого тестирования поступает не на вход 38, а на вход

19. В этот момент на управляющих вхо-

дах мультиплексора 12 присутствуют логические нули, а на первом информационном входе - логическая единица, свидетельствующая о невозможности дальнейшего увеличения дискрет ности (начальная временная диаграмма формируется с максимальными задержками между всеми синхросигналами Поэтому на выходе мультиплексора оказывается О, а на выходе элемента НЕ 16 - 1, поступающая на второй вход элемента ИЛИ 6 и информационный вход триггера 3. В результате, отрицательный импульс с входа 19 на выход элемента ИЛИ j не проходит. В то же время по его заднему фронту устанавливается в единицу триггер 3, что приводит к выдаче на выход 20 устройства признака устойчивого отказа Одновременно О с инверсного выхода триггера 3 поступает на установочный вход триггера 2, переводя . его в единичное состояние и вызывая выдачу на выход 18 признака рабочего .режима.

В процессе установки синхросигналов может возникнуть ситуация, когда дополнительный сдвиг какого-либо из синхросигналов в глубину области устойчивой работы приводит к недопустимому сокращению задержки между ним и одним из еще не настроенных синхросигналов. В этом случае отрицательные импульсы на вход 19 проходят до тех пор, пока на соответствующий информационный вход мультиплексора 12 не поступит логическая единица . При этом на выходе мультиплексора оказывается низкий уровень напряжения, поступающий на второй вход элемента ИЛИ 9. При наличии возможности увеличения дискретности на его первом входе также присутствует низкий уровень В результате О поступает на первый вход элемента ИЛИ 8. С приходом отрицательного импульса на вход 19 на обоих входах элемента ИЛИ 8 оказываются низкие уровни и отрицательный импульс с его выхода проходит на вход сброса триггера 3. Так как его переключение происходит по положительному перепаду напряжения на сйнхровходе (заднему фронту отрица15

г

э

ю выдане

вы7 28936

тельного импульса,), то триггер 3 остается в нулевом состоянии и чи признака устойчивого отказа происходит. Одновременно 1 с хода элемента НЕ 16 блокирует прохождение отрицательного импульса через элемент ИЛИ 6.

С выхода элемента ИЛИ 8 отрицательный импульс поступает также на вход сброса счетчика 10 и через элемент И 5 - в устройство синхронизации, где увеличивает значение дискретности. Кроме того, он выдается на выход 39 устройства, восстанавливая исходное число шагов между всеми синхросигналами. В результате, процесс установки синхросигналов начинается снова (в счетчике 10 записан нулевой код)s но уже с большей величиной дискретности,

20

Формула изобретения Устройство для управления синхронизацией памяти, содержащее три триггера, три элемента ИЛИ, счетчик, дешифратор, мультиплексор и два элемента И5 причем синхровход первого триггера соединен с выходом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, выход которого соединен со счетным входом счетчика и является первым информационным выходом устройства, разрядные выходы счетчика соединены с информационными входами дешифратора, с управляющими входами мультиплексора и с входами первого элемента И, первый вход первого элемента ИЛИ соединен с первым входом второго элемента И и с синхровходом

второго триггера, прямой выход которого является вторым информационным выходом устройства, выход первого элемента И соединен с вторым входом первого элемента ИЛИ и с информационным входом второго триггера, первый вход задания режима устройства соединен с первым входом третьего элемента ИЛИ и с синхровходом третьего триггера, прямой выход которого является третьим информационным выходом устройства, информационный вход первого триггера соединен с шиной единичного потенциала устройства, инверсный выход первого триггера соединен с вторым входом второго элемента ИЛИ, стробирующий вход дешифратора соединен с выходом второго элемента И, второй вход второго эле- мента И соединен с выходом третьего

7

элемента ИЛИ, второй вход которого Соединен с информационным выходом третьего триггера, выходы дешифратора с второго по восьмой являются группой выходов устройства, группа информационных входов мультиплексор является группой входов задания паузы синхросигналов устройства, отличающееся тем, что, с целью повышения надежности за счет исключения случайного сбоя в режиме настройки временной диаграммы, в устройство введены четвертый, пятый и шестой элементы ИЛИ, третий элемент И и элемент НЕ, причем первый вход четвертого элемента ИЛИ является вторым входом задания режима устройства, выход пятого элемента ИЛИ соединен с входом сброса счетчика, с первым входом третьего элемента И, входом сброса в О третьего тригера и является четвертым информационным выходом устройства, первый

8

0

5

0

информационный вход мультиплексора соединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с инверсным выходом мультиплексора и с входом элемента НЕ, выход шестого элемента ИЛИ соединен с первым входом пятого элемента ИЛИ, второй вход которого соединен с первым входом третьего элемента ИЛИ, прямой выход второго триггера соединен с третьим входом шестого элемента ИЛИ и с вторым входом четвертого элемента ИЛИ, выход которого соединен с первым входом первого элемента ИЛИ, первый выход дешифратора соединен с вторым входом третьего элемента И, выход которого является пятым информационным выходом устройства, выход элемента НЕ соединен с

информационным входом третьего триггера, инверсный выход которого соединен с входом установки в 1 второго триггера.

Изобретение относится к вычислительной технике, может быть использовано в адаптируемых блоках синхронизации дискретных устройств и позволяет достигнуть высокого быстродействия и надежной работы памяти за счет индивидуальной установки времени выдачи каждого синхросигнала . При этом исключается возможность сбоев, вызванных дополнительным сдвигом синхросигналов в глубину области устойчивой работы, и облегчается выбор их исходных задержек относительно начала формирования временной диаграммы. Целью изобретения является повышение надежности за счет исключения случайного сбоя в режиме настройки временной диаграммы. Поставленная цель достигается за счет введения элементов ИЛИ 4,7,8,9, элемента И 15, элемента НЕ 16. 1 ил.