Устройство для умножения с накоплением комплексных чисел Советский патент 1989 года по МПК G06F7/49 

1

Изобретение относится к вычислительной технике, в частности к устройствам умножения, и может быть использовано в арифметических устройствах ЭВМ.

Цель изобретения - повышение быстродействия.

На чертеже представлена функциональная схема устройства.

Устройство содержит блок 1 памяти реальной части, блок 2 памяти мнимой части, первую 3 и вторую 4 группы элементов И, регистр 5 реальной части результата, первый трехвходовый сумматор 6, первый 7 и второй 8 двух- входовые сумматоры, второй трехвходовый сумматор 9, регистр 10 мнимой

части результата, первый 11 и второй

12комбинационные сдвигатели, регистр

13реальной части множимого, регистр

14мнимой части множимого, регистр

15реальной части множителя, регистр

16мнимой части множителя, элементы И 17 и 18 и блок 19 управления.

Устройство для умножения с накоплением комплексных чисел работает следующим образом.

Рассмотрим частный случай, когда разрядность сомножителей п 16. При этом регистры 13 и 14 осуществляют сдвиг влево сразу на четыре разряда, регистры 15 и 16 - сдвиг вправо на четыре разряда. Таким образом, реальная и мнимая части множителя разбиЈь4

00

to

ваются на четыре группы по четыре разряда. Запись реальной и мнимой частей множимого осуществляется в регистры 13 и 14 в разряды 4-19, в остальные разряды загружаются нули. Выходами регистров 15 и 16 являются младшие четыре разряда (соответственно разрядности группы К а 4). Блоки 1 и 2 памяти содержат по шестнадцать ячеек, адресуемых независимо с перво- ,го и второго адресных входов. В случае равенства адресов на первом и втором адресных входах любого из блоков 1,2 обеспечивается доступ к одной и той же ячейке по каждому из i входов-выходов.

Для правильной работы устройства с целью первоначального обнуления блоков 1 и 2 необходимо произвести холостой пуск устройства хотя бы для одной пары сомножителей, который заключается в предварительной загрузке либо обнулении регистров 5,10. После выполнения холостого пуска выработан сигнал готовности результата, сброшен сигнал Запись регистров 5 и 10, сброшен сигнал Сдвиг регистров 13-16, установлен в О второй вход элемента И 18, сброшен сигнал на первых входах Чтение-запись блоков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3,4 (что обеспечивает поддержание в третьем состоянии выхо дов элементов И групп 3 и 4 и в активном состоянии первых входов-выходов блоков I и 2), установлены в 1 вторые входы элементов И групп 3,4, сброшен сигнал Сдвиг сдвигателей 11 и 12, сброшен сигнал на управляющем входе элемента И 17 (что обеспечивает поддержание в третьем состоянии выходов сумматоров 7 и 8 и в активном состоянии вторых входов-выходов блоков 1 и 2), установлены в третье состояние третьи выходы блока 19 и выходы сдвигателей И и 12 и открыты выходы регистров 13-15.

Работа устройства начинается с момента появления сигнала разрешения ввода данных и одновременной загрузки первой пары сомножителей в регистры 13-16. В следующем такте после появления сигнала разрешения ввода данных изменяются следующие выходные сигналы блока 19: сбрасывается сигнал готовности результата, устанавливается в 1 второй вход элемента

5

0

5

0

5

0

5

0

5

И 18, взводится сигнал на первых входах Чтение-запись блоков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3,4 (что обеспечивает чтение из блоков 1 и 2 в первой половине каждого следующего такта и запись во второй половине, во время чтения выходы элементов И групп 3,4 находятся в третьем состоянии, во время записи - в активном), взводится сигнал на управляющем входе элемента И 17 (что разрешает ему работу). В первой половине каждого следующего такта в сумматоры 6-9 загружается содержимое регистров 13 и 14 и ячеек памяти, блоков 1 и 2, адреса которых задаются младшими четырьмя выходными разрядами регистров 15 и 16, а во второй половине результат суммирования загружается в те же ячейки блоков 1 и 2 и осуществляются сдвиги в регистрах 13-16. В случае равенства адресов ячеек на первом и втором адресных входах, элемент И 17 во второй половине такта запрещает запись по вторым входам-выходам блоков 1 и 2, а суммирование ведется сумматорами 6 и 9, выходы сумматоров 7 и 8 переводятся в третье состояние, а вторые входы-выходы блоков I и 2 - в активное. В четвертом такте блок 19 запрещает сдвиг в регистрах 13-16 и осуществляется загрузка следующей пары сомножителей (в конце такта). В пятом такте вновь разрешается сдвиг в регистрах 13-16 и в устройстве выполняются те же действия, что и для первой пары сомножителей. Через три такта после загрузки поеледней пары сомножителей сбрасывается сигнал раз- Фешения ввода данных и этим заканчивается первый этап работы устройства.

Результатом работы устройства на ° первом этапе является накопление в ячейках блоков 1 и 2, взятых с соответствующими весами сумм частных произведений. Для получения конечного результата необходимо выполнить умножения содержимого ячеек блоков 1 и 2 на их адреса и накопить результат умножений в регистрах 5 и 10. Это выполняется на втором этапе работы устройства минимальным количеством требуемых операций. .,

Второй этап работы начинается через один такт после сброса сигнала ввода данных. При этом блок 19 раэре514

шает запись в каждой второй половине следующего такта в регистры 5 и 10, запрещает сдвиги в регистрах 13-16, открывает свои третьи выходы и выходы регистров 5 и 10 и переводит в третье состояние выходы регистров 13- 15, устанавливает О на втором входе элемента И 18, сбрасывает сигнал на первых входах Чтение-запись бло- ков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3 и 4 (что обеспечивает поддержание в третьем состоянии выходов элементов И групп 3,4 и в активном состоянии первых входов-выходов блоков 1 и 2), устанавливает О на вторых входах элементов И групп 3,4, сбрасывает сигнал на управляющем входе элемента И 17 (что обеспечивает поддержание в третьем состоянии выходов сумматоров 7 и 8 и в активном состоянии.вторых входов-выходов блоков 1 и 2) .

При выбранной для данного частно- го случая разрядности реальной и мнимой частей сомножителей п 16 и разрядности групп разбиения реальной и мнимой частей множителя К 4, второй этап включает в себя четыре цик- ла: в первом цикле в регистрах 5 и 10 накапливаются суммы содержимого ячеек блоков 1 и 2, адреса которых содержат единицы в первом, самом младшем, разряде. Во втором, третьем и четвертом циклах аналогично выбираются ячейки блоков 1 и 2 с адресами, содержащими единицу соответственно во втором, третьем и четвертом разрядах, причем содержимое каждых первых выбираемых во втором, третьем и четвертом цикле ячеек складывается со сдвинутым на один разряд вправо содержимым регистров 5 и 10. Сдвиг осуществляется сдвигателями 11 и 12 подачей на один такт сигнала Сдвиг с седьмого выхода блока 19, причем в самых младших выходных разрядах сдвигателей 11 и 12 устанавливается О и является арифметическим, т.е. с заполнением освобождающихся разрядов и знаков. Одновременно с указанными действиями осуществляется обнуление ячеек памяти блоков 1 и 2. Во втором цикле не используется содер- жимое первых, выбираемых в первом цикле, ячеек, в третьем цикле не используется содержимое первых двух, выбираемых во втором цикле, ячеек,

в четвертом - первых четырех, выбираемых в третьем цикле ячеек. Поэтому в первом цикле обнуляются первые выбираемые ячейки, во втором - первые две выбираемые ячейки, в третьем - первые четыре, в четвертом - оставшиеся восемь ячеек. Обнуление выполняется подачей с пятого выхода блока 19 сигнала на первые входы Чтение-запись блоков 1,2 и на входы управления третьим состоянием выходов элементов И групп 3,4 что обеспечивает запись во второй половине данного такта О в соответствующие ячейки).

В следующем, после окончания четвертого цикла, такте блоком 19 вырабатывается сигнал готовности результата и устройство переводится в то же состояние, что и после холостого пуска. Этим заканчивается второй этап работы. Действительная и мнимая части результата могут быть сняты с выходов регистров 5 и 10. Устройство готово к работе с новым массивом сомножителей. При необходимости содержимое регистров 5 и 10 может быть изменено предварительной загрузкой.

Разрядность блоков 1 и 2, сумматоров 6-9, регистров 5 и 10, сдвигателей 11 и 12 и количество элементов И групп 3,4 может быть больше 2п в зависимости от количества вводимых разрядов расширения. Формула изобретения

Устройство для умножения с накоплением комплексных чисел, содержащее регистры реальной и мнимой частей множимого, регистры реальной и мнимой частей множителя, два двухвходо- вых сумматора , регистры реальной и мнимой частей результата и блок управления, первый выход которого соединен с входами записи регистров реальной и мнимой частей результата, выходы которых соединены соответственно с выходами реальной и мнимой частей результата устройства, второй выход блока управления соединен с входами сдвига регистров реальной и мнимой частей множителя, отличающееся тем, что, с целью повышения быстродействия, в него введены блоки памяти реальной и мнимой частей, два комбинационных сдвигателя, две группы элементов И, два трехвхо- довых сумматора и два элемента И,

причем первые информационные входы- выходы блоков памяти реальной и мнимой частей соединены соответственно с выходами элементов И первой и вто- рой групп и первыми информационными входами первого и второго трехвходовых сумматоров, вторые информационные входы которых соединены с первыми информационными входами первого двухвходового сумматора, выходами первого комбинационного сдвигателя и выходами регистра мнимой части множимого, выход регистра реальной части множимого соединен соответственно с третьими информационными входами первого и второго трехвходовых сумматоров, выходами второго комбинационного сдвигателя и первыми информационными входами второго двухвходового сумматора, вторые информационные входы-выходы блоков памяти реальной и мнимой частей соединены соответственно с выходами первого и второго двух- входовых сумматоров и вторыми инфор- мационными входами тех же сумматоров, входы управления третьим состоянием выходов которых соединены с первыми входами Запись-чтение блоков памяти реальной и мнимой частей, выходом первого элемента И и первым входом второго элемента И, выход которого соединен с управляющими входами первого и второго трехвходовых сумматоров , выходы которых соединены COOT- ветственно с первыми элементами И первой и второй групп и информационными входами регистров реальной и мнимой частей результата, выходы которых соединены соответственно с ин- формационными входами первого и второго комбинационных сдвигателей, входы сдвига регистров реальной и мнимой частей множимого соединены с вторым выходом блока управления, третий выход которого соединен с выходами К младших разрядов регистра реальной части множителя, первыми входами первого элемента И и первыми адресными входами блоков памяти реальной и мнимой частей, вторые адресные входы которых соединены соответственно с выходами К младших разрядов регистра мнимой части множителя и вторыми входами первого элемента И, второй вход второго элемента И соединен с четвертым выходом блока управления, пятый выход которого соединен с вторыми входами Запись-чтение блоков памяти реальной и мнимой частей и входами управления третьим состоянием выходов элементов И первой и второй групп, вторые входы которых соединены с шестым выходом блока управления, седьмой выход которого соединен с входами сдвига первого и второго комбинационных сдвигателей, восьмой выход блока управления соединен с входами управления третьим состоянием выходов первого и второго комбинационных сдвигателей, регистра реальной части множителя и регистров реальной и мнимой частей множимого, последовательные входы данных которых соединены с входом нулевого потенциала устройства, входы сигналов разрешения ввода данных и строба предварительной загрузки которого соединены соответственно с первым и вторым входами блока управления, десятый выход которого соединен с выходом сигнала готовности результата устройства.

food реуиль/пото реальной части

нос/яь резу

/77&/7J0

вьмод резульмг

/ЯО /WWtOtf V0CMA

Изобретение относится к вычислительной технике ,в частности, к устройствам умножения и может быть использовано в арифметических устройствах ЭВМ. Целью изобретения является повышение быстродействия. Новым в устройстве, содержащем регистры реальной и мнимой частей множимого, множителя и результата, два двухвходовых сумматора и блок управления, является введение блоков памяти реальной и мнимой частей, двух комбинационных сдвигателей, двух трехвходовых сумматоров, двух групп элементов И и двух элементов И, что позволяет выполнять умножение с накоплением комплексных чисел. 1 ил.