Цифровой интегратор Советский патент 1989 года по МПК G06F7/64 

4

00

ьэ

Изобретение относится к радиотехнике и может использоваться в устройствах цифровой обработки сигналов.

Цель изобретения - упрощение циф- рового интегратора за счет уменьшения числа элементарных сумматоров, необходимых для его реализации.

На чертеже представлена функциональная схема цифрового интегратора.

Цифровой интегратор содержит квантователь 1, состоящий из последовательно соединенных генератора 2 тактовых импульсов и АЦП 3, г элементов 4 памяти, каждый из которых состоит из элемента 5 задержки, первого элемента И 6, реверсивного счетчика 7, элемента И-НЕ 8 и второго элемента И 9, r-входовый К-разрядный сумматор 10.

Цифровой интегратор работает следующим образом.

В квантователе 1 осуществляется временная дискретизация входного сигнала импульсами генератора 2 и его амплитудное квантование г-раз- рядными двоичными числами. Символы 1 и О определенного разряда поступают с АЦП 3 на вход соответствую

ся двоичное число, r-разрядных чисел.

равное сумме п

Формула изобретения

Цифровой интегратор, содержащий квантователь, состоящий из генератора тактовых импульсов и аналого -циф- рового преобразователя и г элемент тов памяти, аналоговый вход аналого- цифрового преобразователя является входом аналогового сигнала интегратора, выход генератора тактирующих импульсов подключен к тактирующему входу аналого-цифрового преобразователя , выходы цифровых разрядов с первого по r-й которого подключены к информационным входам соответствую- щих элементов памяти с первого по r-й, тактирующие входы которых подключены к выходу генератора тактовых импульсов, отличающийся тем, что, с целью упрощения цифрового интегратора, в него введены r-входовый К-разрядный сумматор и в каждый из элементов памяти - элемент задержки, первый и второй элементы И, элемент И-НЕ, реверсивный К-раз

Изобретение относится к радиотехнике и может быть использовано в устройствах цифровой обработки сигналов. Целью изобретения является упрощение цифрового интегратора путем уменьшения числа элементарных сумматоров, необходимых для его реализации. Поставленная цель достигается тем, что в интегратор, содержащий квантователь 1, R элементов 4 памяти, вместо N-входового R-разрядного сумматора введен R-входовый к-разрядный сумматор (K≥LOG₂N) и каждый элемент памяти содержит элемент 5 задержки, первый элемент И 6, реверсивный К-разрядный счетчик 7, элемент И-НЕ 8, второй элемент И 9. 1 ил.

щего элемента 4 памяти, в котором они 30 рядный счетчик, причем в каждом из

подаются на суммирующий вход реверсивного счетчика 7 через элемент И 9 а на вычитающий вход - после задержки на п тактов в элементе 5 эпдержки через элемент И 6. Элемент И-НЕ 8 управляет работой элементов И 6 и 9. Если на входах действуют одинаковые символы, то показания счетчика 7 не изменяются, в противном случае они соответственно увеличиваются или уменьшаются на единицу в зависимости от того, на входе какого из элементов И, второго 9 или первого 6, действует сигнал логической 1. В результате этого в ечетчике 7 осуществляется скользящее суммирование п символов определенного разряда,действующих на соседних тактовых интервалах времени. Получающиеся на выходах счетчиков 7 двоичные К-разрядные числа /K log2n/ складываются в г-входовом К-разрядиом сумматоре 10 так, что на его выходе на каждом такте формирует5

0

5

0

элементов памяти информационный вход элемента памяти подключен к первым входам второго элемента И, элемента И-НЕ и элемента задержки, выход которого подключен к первому входу первого элемента И и второму входу элемента И-НЕ, выход которого подключен к вторым входам первого и второго элементов И, выходы которых подключены к входу суммирования и входу вычитания реверсивного К-раз- рядного счетчика соответственно, тактирующий вход элемента памяти подключен к одноименным входам элемента задержки и реверсивного К- разрядного счетчика, информационный К-разрядный выход которого подключен к одноименному выходу элемента памяти, информационные К-разрядные выходы элементов памяти с первого по г-и подключены к одноименным входам r-входового К-разрядного сумматора, информационный выход которого является выходом интегратора.