Операционное устройство Советский патент 1989 года по МПК G06F7/38 

Изобретение относится к области цифровой вычислительной техники и может быть использовано в составе высокопроизводительных универсальных или специализированных машин, а также автономно для быстрого выполнения восьми арифметических и логических операций: сложение, вычитание, умножение, деление, извлечение квадратного корня, И, ИЛИ, НЕ над модулями операндов с Фиксированной запятой ,

Цель изобретения - повышение быстродействия при выполнении операций деления и извлечения квадратного корня.

Ня Лиг.1 представлена Функциональная схема операционного устройства; на фиг. 2 - схема i-й схемы блока приоритетного Формирования нулей

(i l,2,..,,n); на фиг, 3 - функциональная схема блока управления и формирователя готовности.

Операционное устройство (фиг.1) содержит регистр 1, коммутатор 2, коммутатор 3, преобразователь 4 прямого кода в дополнительный код,комбинационный умножитель 5, коммутатор 6-, арифметико-логический блок 7 (АПК), коммутатор 8, блок 9 приоритетного формирования нулей, элемент 10 задержки, схему И сравнения,элемент И 12, элемент ИЛИ 13, блок 14 управления, формирователь 15 готовности, управляющий 16 и информационные 17 и 18 входы операционного устройства, вход 19 пуска операционного устройства, информационный выход

20операционного устройства, выход

21сигнала готовности операционного устройства; 1-я схема блока 9 приоритетного формирования нулей (фиг.2) содержит одновибратор 22, элемент 23 задержки и элемент И 24,

Блок 14 управления (фиг.З) содержит дешифратор 25, элементы ИЛИ 26 и выходы 27-32 блока.

Формирователь 1 5 готовности (фиг.З) содержит одновибраторы 33 36, элементы И 37 и 38, выходы 39 и 40 формирователя готовности,

В общем случае комбинационный- усилитель на п 2 разрядов содержит п-1 АЛБ и п/2 дешифраторов; АЛБ расположены на р ступенях, s-я fs - 1, р.) из которых содержит 2 (п+

t

+ ) -разр°ядных АЛБ.

Операционное устройство работает следующим образом.

При поступлении на вход 16 дешифратора 25 блока.14 управления кодов 000,001,010,011,100 формируется 1 соответственно на первых пяти его выходах, а на выходах 27 - соответ-, ственно коды 10010, 01100, 11011, 01111, 00001, поступающие на вход АЛБ 7, выполняющего соответственно операции сложения, вычитания, И, ИЛИ, НЕ, Первый операнд поступает на вход АЛБ через коммутатор 6 (на его управляющий вход поступает 1 с выхода 28)о На управляющий вход коммутатора 8 поступает -с выходов 29-код 10, При этом результат опера- ции на выходе АЛБ 7 поступает на выход 20 операционного устройства Одновременно с поступлением кода операции на вход 19 поступает сигнал пуска (перепад из О в 1), по которому запускается только один одновибратор 34 (на входах Р других одновибраторов имеет место уровень логического О, препятствующий их запуску), на выходе которого формируется отрицательный импульс длительностью, равной времени выполнения операции в АЛБ 7 и поступления результата на выход 20,

При поступлении на вход 16 дешифратора 25 кода 101 формируется 1

5 на шестом его выходе, которая поступает на выходы 30 и 31, соединенные с управляющими входами коммутаторов 3 и 2, На выходе 32 формируется код 11П1, поступающий на второй вход

0 .преобразователя 4. В результата информация с входа преобразователя 4 без изменения поступает на его выход. На управляющий вход коммутатора 8 с выходов 29 поступает код 01, С при5 ходом сигнала пуска на вход 19 запускается только один одновибратор 35, на выходе которого формируется отрицательный импульс на время выполнения операции умножения и поступления

0 произведения на вьосод 20.

Рассмотрим более подробно выполнения операции деления. При нахождении частного и квадратного корня в устройстве имеет место монотонная

, сходимость вычислений. То есть, записав в регистр 1 начальное приближение х то 0,5в, получим первое приближение xTSxTO, затем х Т2- xri и т.д. Монотонная сходимость имеет

0 место в силу свойства изототюстн

отображений t/, х-0,5(ах-в) и Чг х-0,5(ха-в).

Пусть , тогда .,) (x2); x1f , if.(x) x,

5 i 1,2, Прийедем пример для (f, . Пусть , х1 I, x2 0; 6.Тогда I if4(x7) 0,75. Рассмотрим вычисления на первой итерации. После записи начального приближения

0 х тЈ в регистр I начнет формироваться новое приближение, формирование нулей и единиц этого приближения на выходе АЛБ 7 будет осуществляться в различные моменты времени. Однако,

5 на выходе блока 9 приоритетного формирования нулей результат будет формироваться так. Вначале сформируются все нули, И только после этого бее единицыо Пусть х то 0,011010, а ) 0,100110. Тогда промежуточный результат на выходе устройства 9 равен 0,000010, Он меньше, чем значение х то, и поэтому в регистр 1 не запишется, поскольку схема 1I сравнения формирует единичный сигнал только в том случае, если значение на ее втором входе больше, чем на первом. Пусть далее сформируется 1 в старшем разряде. Тогда х то { 0,1000010 : ), который запишется в регистр 1, и начнется формирование нового приближения В одно и то же время может сформироваться нес- |Колько единиц. Но в любом спучае промежуточное значение на выходе 9 устройства всегда будет меньше или равно значению (/(хго). Если это значе- ние больше, чем хт , то оно записывается в регистр 1, иначе не записывается Для любой другой итерации значение у на выходе 9 устройства всегда удовлетворяет условию у iq(xTl), где х Tl - значение, хранимое регистром 1. Таким образом, в процессе вычислений в регистр 1 могут записаться только значения х удовлетворяющие условию т 141 Јц(хт )° В тот момент времени, когда х , становится равным х (/(х) значения на обоих входах схемы сравнения становятся равными. Повторные запуски одновибратора 35 прекращаются и формируется сигнал готовности. При подаче на вход 16 дешифратора 25 кода 110 формируется 1 на седьмом выходе его,которая поступает на выход 31, соединенный с управляющим входом коммутатора 2. По сигналу Пуск, поступающему на вход 19, запускается одновибратор 33, на его выходе 30 формируется положительный импульс. В результате на выходах 27 формируется код 01011,пос- tтупающий на управляющий вход АПБ. Значение второго операнда 0,5в через АЛБ, блок приоритетного формирования нулей и элемент задержки поступает на информационный вход регистра 1 и записывается в нем по сигналу, поступающему с выхода 30. По окончании импульса на выходе 39 появляется 1 на выходе 40, которая формирует на выходах 27 код 10010, поступающий на управляющий вход АЛВ 7, включая его в режим суммирования. С выхода регистра 1 на первый

вход коммутатора

поступает значе

ние 0,5х, где х - значение, хранимое регистром 1. На второй вход АЛБ поступает значение делителя 0,5 в. Умножение числа 0,5 на х,в осуществляется в результате сдвига х,в на один разряд вправо0 В результате на выходе АЛБ 7 формируется значение

х - 0,5 (ах-в)

0,5а доп х + 0,5 в, где 0,5а доп - значение числа 0,5а в дополнительном коде

В первоначальный момент времени . С течением времени на выходе АЛБ 7 сформируется значение хГ1, удовлетворяющее неравенству

0,5в х ,5в-0,5(ав-в)о Схема 11 сравнения формирует 1 на своем выходе и х Tt записывается в регистр 1 , При этом время задержки появления 1 в блоке прио- ритетного формирования нуля равно max |t - t. |, i ,

где n - число разрядов представле- ния операндов; t,-(,„, {„о соответственно время переключения 1-го разряда от входа регистра 1 через коммутаторы 2 и 3, преобразователь 4, умножитель 5, коммутатор 6 до выхода АПБ 7 и 1 в О и из О

Г

Это обеспечивает занижение значений результатов на выходе блока приоритетного формирования нулей по сравнению со значениями, дюрмирующимися на выходе АЛБ 7„

Поступление информации с выхода блока приоритетного формирования нулей на первый вход регистра 1 через элемент 10 задержки препятствует записи значений, меньших по сравнению со значениями, хранимыми регистром 1, во время переключения 1 в О на выходе схемы сравнения„

В течении времени в моменты т2, T3,..0,TN в регистр 1 будут записываться последовательные приближения

. Т2

гтэ

XTN x

у Лу Q О

щие неравенствам

хт5 хт1

, удовлетворяю- 0,5(ахТ1 - в); - 0,5(ах - в);

(N-I)- 0;5(axT(N-f)- -в),

откуда х XTN А/в . Возможность йаписи значения в ре- гистр 1 исключается, поскольку это означало бы, что на выходе устройства приоритетного формирования нулей имеет место значение

т(мн) fn r м. j, x (0,5ax - в) x,

что невозможно, так как

0,5( в) х.

Следовательно, через определенное время после пуска операционного устройства в регистре 1 сформируется частное от деления а на в, поступающее на выход коммутатора 8. Сигнал готовности формируется следующи образом По первой записи в регистр 1 по сигналу от схемы сравнения запускается одновибратор 36, который повторно запускается каждый раз одновременно с записью информации в регистр 1. Длительность импульса, формируемого одновибратором 35, не меньше, чем время прохождения информации от входа регистра. 1 до выхода схемы 11 сравнения В результате отрицательный импульс на выходе од- новибратора 36 длится до установления в регистре I решения х 0После чего на выходе схемы сравнения установится О и повторные запуски од новибратора 36 завершатся.

Выполнение операции извлечения квадратного корня осуществляется при подаче на вход 16 дешифратора 25 кода 111 и еигнала пуска. Прет этом в начальный момент времени в регистр 1 записывается начальное приближение корня хтй 0,5в так же как и при выполнении деления

В последующие моменты времени т, т2,,оо,тМ в регистр 1 записываются последовательные приближения х

-Т1 та

Л % о О D

XTN x удовлетворяю, Л, о

щие неравенствам

хто - 0,5((хто) - в

х

Т1 хТЧхТ1 - 0,5((хТ1)й - в);

х

X

тСН-1)

}г -в),

V5,

ния 0,5 на число I ,N обуславливаетобеспечения моно- .

тонной сходимости последовательнос

10

15

20

25

30

35

40

45

50

55

ти

хт

к х

Сигнал готовности формируется так же, как и при выполнении операций деления.

Формула изобр етения

I о Операционное устройство, содержащее регистр, четыре коммутатора, преобразователь прямого кода в дополнительный код, комбинационный умножитель, арифметико-логический блок, схему сравнения, элемент И, элемент ИЛИ и блок управления,первый и второй выходы которого соединены соответственно с управляющими входами первого и второго коммутаторов, первые информационные входы которых соединены.с первым входом схемы сравнения, выходом регистра и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с первым информационным входом четвертого коммутатора и выходом комбинационного умножителя, первый информационный вход которого соединен с выходом второго коммутатора, второй информационный вход которого соединен с первым информационным входом операционного устройства и первым информационным входом арифметико-логического блока, второй информационный вход которого соединен с выходом четвертого коммутатора, второй информационный вход которого соединен с вторым информационным входом операционного устройства и вторим информационным входом первого коммутатора,выход которого соединен с информационным входом преобразователя прямого кода в дополнительный код, выход которого соединен с вторым информационным входом комбинационного умножителя, а управляющий вход - с третьим выходом блока управления, четвертый и пятый выходы которого соединены соответственно с управляющими входами третьего и четвертого коммутаторов, выход схемы сравнения соединен с первым входом элемента Иг выход которого соединен с первым входом элемента ИЛИ, шестой выход блока управления соединен с управляющим входом ариф;- метико-логического блока, выход которого соединен с третьим информационным входом третьего коммутатора,

Выход которого соединен с информационным выходом операционного устройства, управляющий вход которого соединен с входом формирования кода операции блока управления, о т л и- чающе еся тем, что, с целью повышения быстродействия при выполнении операции деления и извлечения . квадратного корня, в него введены блок приоритетного формирования нулей, элемент задержки и формирователь готовности, первый вход которого соединен с входом пуска операцион1- ного устройства, выход сигнала готовности которого соединен с первым выходом формирователя готовности второй выход которого соединен с входом запуска блока управления, седьмой выход которого соединен с вторым

входом формирователя готовности, третий выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с входом синхронизации регистра, информационный вход которого соединен с выходом элемента1 задержки, вход которого соединен с выходом блока приоритетного формирования нулей и вторым входом схемы сравнения, выход которой соединен с третьим входом формирователя готовности, четвертый выход которого соединен с вторым входом элемента И, выход арифметико-логического блока соединен с входом блока приоритетного формирования нулей.

2. Операционное устройство по , отличающееся тем, что

0

0

5

0

5

блок приоритетного Формирования нулей содержит п схем (п - разрядность операндов), каждая из которых содержит одновибратор, элемент задержки и элемент И, выход которого соединен с выходом схемы блока, вход которой соединен с входами одновибратора и элемента задержки, выходы которых соединены соответственно с первым и

вторьм входами элемента И.

I

3, Операционное устройство по п.1, отличающееся тем, что Формирователь готовности- содержит Четыре одновибратора и два элемента И, причем первый вход формирователя готовности соединен с первыми входами первого, второго и третьего одновибраторов, вторые входы которых соединены с вторым входом формирователя готовности,первым входом четвертого одновибратора и первым входом первого элемента И,второй вход которого соединен с первым выходом первого одновибратора,второй выход которого соединен с вторым и третьим выходами формирователя готовности, первый и четвертый выходы которого соединены соответственно с выходами второго и первого элементов И, первый, второй и третий входы второго элемента И соединены соответственно с выходами второго, третьего и четвертого одновибраторов, второй вход четвертого одно- вибратора соединен с третьим входом формирователя готовности.

Изобретение относится к цифровой вычислительной технике и может быть использовано в составе высокопроизводительных универсальных или специализированных машин, а также автономно для быстрого выполнения восьми арифметических и логических операций: сложение, вычитание, умножение, деление, извлечение квадратного корня, И, ИЛИ, НЕ над модулями операндов с фиксированной запятой. Цель изобретения - повышение быстродействия при выполнении операций деления и извлечения квадратного корня. Сущность изобретения заключается в решении уравнения х-μ(ах-в)=о с помощью асинхронного итерационного алгоритма. Устройство создано на основе узлов комбинационного типа, быстродействие которых определяется временем переходного процесса. На выходе устройства во время переходного процесса появляются различные значения. Схема коррекции, включающая вновь введенные блок приоритетного формирования нулей и линию задержки, а также схему сравнения, обеспечивает выбор последовательности тех значений, которые сходятся к решению уравнения. Асинхронный итерационный алгоритм сходится к решению с геометрической скоростью сходимости. Момент окончания вычислений осуществляется по равенству результатов К и (К+1)-й итераций. 3 ил.