Вычислительное устройство Советский патент 1987 года по МПК G06F7/544 

вибраторов (где п - разрядность операндов), п элементов задержки, группу из п элементов И, группу из п элементов ИЛИ, элемент И, элемент ИЛИ-НЕ, элемент И-НЕ, Формирователь 9 г отов- ности содержит г руппу из двух одновиб- раторов, элемент ИЛИ, элемент И-НЕ и элемент И. Устройс тво осуществляет

1

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных арифметических устройств.

Цель изобретения - расширение фун циональных возможностей за счет выпонения операций умножения и извлечения квадратного корня над операндами с фиксированной запятой и новьшение надежности.

На фиг, 1 представлена функционалная схема устройства; на фиг. 2 - функциональная схема блока устранения сбоев; на фиг. 3 - функциональная схема формирователя готов- ности.

Р5ычислительное устройство содержит регистр X первый 1, второй 2 и третий 3 коммутаторы, преобразователь 5 прямого кода в дополнительный, матричн1)1Й у№1Ожитель 6, суммато 7, блок 8 устранения сбоев, формиро- ьа гель 9 1 отовности, г рунпу элементов ШИ 10, тактовый вход 11, церву ю 12 и вторую 13 входные информационны шины, первьш 14, второй 15 и третий 16 управляющие входы, выходную информационную шину 17 и выход 18 сигнала готовности.

Разрядные выходы регистра J соединены соответственно с входами первых групп первого 2, второго 3 и третьего 4 коммутаторов. Входы второй группы второго ком гутатора 3 соединены соответственно с разрядами первой входной информационной шины 12, Входы второй группы первого коммутатора 2 соединены соответственно с рлзрядаж второй входной информаци- онной шины 12 и с входами второй грунпь сумматора 7, входы первой группы кторого COOIBBTCT

операцию умножения с: помощью комби- пацяонного матричного умножителя и операции детгения и извлечения квад- ратног о корня с помощью совокупности умножителя и сумматора как результат реализации ите11ационпых алгоритмов (1-а) и ( 1-х) X +Ь соответственно, 2 з.п. ф-лы, 3 ил.

5

0

Q

0

5

5

венно с разрядными выходами матричного умножителя 6.

Разрядные выходы сумматора 7 соединены соответственно с информационными входами блока 8 устранения сбоев, информационные выходы которого соединены соответственно с информационными входами регистра 1. Выходы первого коммутатора 2 соединены соответственно с входами первой группы матричного умножителя 6, входы второй групШ которого соединены соответственно с выходами преобразователя 5 ггрямого кода в дополнительный, разрядные входы которого соединены соответственно с выходами второго коммутатора 3.

Разряд1Л1е выходу матричного умножителя соединены соответственно с входами второй группы третьего коммутатора 4, выходы которого соединены соответственно с разрядами Г1ЫАОдной информационной шины 17 устройства, первый управляющий вход 14 которого соединен с первым входом первого элемента ИЛИ 10 группы, управляющим входом нервого коммутатора 2 и входом блокировки формирователя 9 готовности,

Второй управляющий вход 15 устройства соединен с вторыми входами первого и второго элементов ИЛИ 10 группы, третий управляющий вход 6 устройства соединен с первым входом второго элемента ИЛИ 10 группы, выход которого соединен с управляющими входами преобразователя 5 прямого кода в допол- нительньш, третьего коммутатора 4 и с входом кода операции формирователя 9 готовности.

Выход нервого элемента ИЛИ 10 группы соединен с управляющим входом второго коммутатора 3. Управляющий

313

ныход блока 8 угтраиення сбоев соединен с входом рачрошения формирователя 9 г отонности, выход которого соединен с выходом сигнала готовности устройства.

Блок 8 устранения сбоев содержит 2п одновибраторов 19 (где п - разрядность операндов), п элементов 20 задержки, 1 руппу И1 п элементов И 21 , группу из п элементов ИЛИ 22, эле- ,мент И 23, элемент ИЛИ-НЕ 24 и элемент И-НЕ 25. Входы i-ro и (i-t-l)-ro одновибраторов 19 и i-ro элемента 20 задержки соединены с i-ми информационными входами блока (где ,2,.. п). Выходы i-x одновибраторов 19 соединены с первыми входами i-x элементов И 21 группы и с i-ми входами элемента И 23. Выходы i-x элементов 20 задержки соединены со вторыми входа- ми i-x элементов И 21 группы, выходы которых соединены с первыми входами i-x элементов ИЛИ 22 группы, выходы которых соединены соответственно с информационными выходами блока.

Выходы (i-i-l)-x одновибрато{)ов 19 соединены соответственно со вторыми входами i-x элементов ИЛИ 22 группы и с i-ми входами элемента ИПИ-НЕ 24,

выход которого соединен с первым вхо-.

30

40

дом элемента И-НЕ 25, второй вход которого соединен с выходом элемента И 23, а выход элемента И-НЕ 25 соединен с управляюшсим выходом блока 8 устранения сбоев.

35

Формирователь 9 готовности содержит группу из двух одновибраторов 26, элемент ИЛИ 27, элемент И-НЕ 28 и элемент И 29.

Вход блокировки формирователя соединен с первым входом элемента ИЛИ 27, второй вход которого соединен с входом разрешения формирователя. Выход элемента ИЛИ 27 соединен с первым входом элемента И-НЕ 28 и входами запуска первого и второго одновибраторов 26 группы. Вход кода операции формирователя соединен со вторым входом элемента И-НЕ 28 и с входом сбро са второго одновибратора 26 группы, выходы элемента И-ЬГЕ 28 и первого и второго одновибраторов 26 группы соединены с первым, вторым и третьим входами элемента И 29, выход которого соединен с выходом формирователя 9 товности.

Устройство работает следунлцим образом.

45

5

5 о 5

0

0

5

5

5

714

При выполнении операции умножения первый операнд поступает на информационную шину 12 и через коммутатор 3 и преобразователи, 5, который в данном режиме транслирует поступающий на его вход операнд без его преобразования, поступает на входа второй группы умножителя 6. Второй операнд поступает на информационную шину 13 и через коммутатор 2 на входы первой группы умножителя 6.

На вход 14 поступает логическая 1, а на входы 15 и 16 - логические О. В результате чего время окончания переходных процессов в узлах устройства на выходе I7 формируется результат произведения. Сигнал готовности на выходе 18 формируется следующим образом.

При переключении О в 1 на входе 14 запускается одновибратор 26(1), длительность отрицательного импульса на выходе которого не меньше, чем время окончания переходных процессов в узлах устройства, осуществляющих вьшолнение операции умножения. По окончании этого импульса на выходе 18 формируется логическая 1, свидетельствующая о готовности устройства к выполнению следующей операции.

Частное от деления b на а находится в результате реализации итерационного алгоритма

K+l,- ч. (1-а)х X +Ь,

b а, ,1,2,...,(1)

где а .д„ - дополнительный код операнда а. Алгоритм (1) сходится при О - а i , Начальное приближение записывается в регистр 1 следующим образом.

На вход 12 задается код логического О, на вход 13 - операнд Ь, на вход 14 - уровень логической 1, а на входы 15 и 16 - уровень логического О. Через время окончания переходных процессов в коммутаторе 3, преобразователе 5, умножителе 6, сумматоре 7 и блоке 8 устранения сбоев на втором входе регистра 1 присутствует код числа Ь, который при поступлении логической 1 на первый вход регистра 1 записьшается в него. Одновременно с поступлением логической 1 на первый вход регистра 1 на вход 12 задается код числа а, на вход 15 - 1, что приводит к формированию первого приближения частного х.

Назначение блока 8 устранения сбоев состоит в том, чтобы устранить сб в формировании значений разрядов на выходе сумматора 7 на время t , где Г мокс -шах Г;, с ц Tnin t ;, i l,n,T; - время формирования i-ro разряда значения х

После записи в регистр 1 значения х на выходе сумматора 7 начинает формироваться значение х, при- чем сбои, порождаемые комбинационными схемами и неодноврененностью в формировании разрядов значения а +b, устраняются блоком 8.

В дальнейшие моменты времени фор- мируются приближения х,, х ,...,х х,4,х . В результате из уравнения имеем х Ь/а.

Сигнал готовности при выполнении операции деления формируется следу- ющим образом.

При поступлении 1 на вход 14 запускается одновибратор 26 (1) на Время, не меньшее, чем сформируется значение b на выходе сумматора 7 и запустится какой-либо из одновибра- торов 19. После этого поочередно начнут запускаться одновибраторы 26 (2) и 26 (1) (соответственно цо переднему и заднему фронтам сигналов поступающих на вход (3) формирователя 9). Длительность отрицательного импульса, формируемого одновибрато- ром 26 (2), устанавливается не меньше , чем время выполнения одной итерации в устройстве Тц.

Если время между двумя последовательными сигналами, поступающими р вход (3) меньше времени Т, одновибратор 26 (2) запускается повторно, формируя непрерьшный отрицательный импульс на своем вькоде. Сигналы от одновибраторов 19 могут налагаться, что приведет к непрерывному положительному импульсу, поступающему на вход (3) блока 9, с длительностью Т, большей времени Т,. В этом случае импульс на выходе одновибратора 26 (2) не имеет места на время Т-Т, .

Блокировка формирования сигнала готовности осуществляется в результате поступления О на первый вход схемы И 29 с выхода И-НЕ 28. В момен времени, когда решение найдено, т.е. запуски одновибраторов 19 пре- кращаются (на их входах информация не изменяется), на вход (3) блока 9 поступает О и через время Тц на выходе 18 формируется 1, сигнали

зирующая о завершении вычислений (нахождении частного).

Значение квадратного корня иа операнда Ь находгим в результате реализации итерационного алгоритма

tt + f /, к к, ГК1 I

X (l-t-x )х J.-t-b, ,1,2,...

(2)

где х - дополнительный код х.

Алгоритм (2) сходится при О i b «- 1. Запись начального приближения в регистр 1 осуществляется так же, как и при выполнении операции деления,

После записи начального приближения на вход 16 задается уровень логической 1, а на входы 14 и 15 - уровень логического О. С течением времени в устройстве будет осуществляться нахождение последовательных приближений значения квадратного корня X, х х,,... ,,х аналогично нахождению частного. В результате из уравнения (х)+Ь имеем х .

Значение квадратного корня поступает на выходную информационную шину 17 устройства.

Формула изобретения

1. Вычислительное устройство, содержащее регистр, матричный умножитель, разрядные выходы которого соединены соответственно с входами первой группы сумматора, отличающееся тем, что, с целью расширения фут кциональных возможностей за счет выполнения операций умножителя и извлечения квадратного корня над операндами с фиксированной запятой и повышения надежности, в него введены первый, второй и третий коммутаторы, преобразователь прямого кода в допол- нительньй, первый и второй злементы ИЛИ, блок устранения сбоев и формирователь готовности, причем вход синхронизации регистра соединен с тактовым входом устройства, разрядные выходы соединены соответственно с входами первых групп первого, второго и третьего коммутаторов, входы второй группы второго коммутатора соединены соответственно с разрядами первой входной информационной шины устрбйст- ва, входы второй группы первого коммутатора соединены соответственно с разрядами второй входной информационной шины устройства н с входами вто- рой группы сумматора, разрядные выходы которого соединены соответственно

с ииформ 1 и: ииь М11 нходпми Gj ioK a уст- pnufHiiH сбоев, инфирмациоиные выходы К(1торо1 о гоедиие ны соответственно с информационными входами регистра, выходы первого коммутатора соединены с(, 01нс-1 ственно с входами первой группы матричного умножителя, входы второй группы которого соединены соответственно с выходами преобразователя прямого кода в дополнитедьный, раз рядные входы которого соединены соответственно с выходами второго коммутатора, разрядные выходы матричного умножителя соединены соответственно с. выходами второй группы третьего ком- мутатора, выходы которого соединены соответственно с разрядами выходной информационной шины устройства, первый управляющий вход устройства соединен с первым входом первого злемен- та ИЛИ, управляющим входом первого коммутатора и входом блокировки формирователя готовности, второй управляющий вход устройства соединен с вторыми входами первого и вто рого элементов ШТИ, третий управляющий вход устройства соединен с первым входом второго элемента ИЛИ, выход которого соединен с управляющими входами преобразователя прямого кода в дополнительный, третьего коммутатора и с входом кода операции формирователя готовности, выход первого элемента ИЛИ соединен с управляющим входом второго коммутатора, управляющий выход блока устранения сбоев соединен с входом разрешения формирователя готовности, выход которого соединен с выходом сигнала готовности устройства.

2, Устройство по п. I, отличающееся тем, что блок устранения сбоев содержит 2п одновибрато- ров (где п - разрядность операндов), п элементов задержки, группу из п

элементов И, группу из п элементов ИЛИ, элемент И, элемент И. и элемент И-ИЕ, причем входы i-i o и (i + -fl)-ro одновибраторов и i-ro элемента задержки соединены с i-ми информационными входами блока (где. ,2,.., п), выходы i-x одновибраторов соединены с первыми входами i-x элементов И группы и с i-ми входами элемента И, выходы i-x элементов задержки соединены с вторыми входами i-x элементов И группы, выходы которых соединены с первыми входами i-x элементов ШМ группы, выходы которых соединены соответственно с информационными выходами блока, выходы (i-«-l)-x одновибраторов соединены соответственно с вторыми входами i-x элементов ИЛИ группы и с i-ми входами элемента ИЛИ- НЕ, выход которого соединен с первым входом элемента -И-НЕ, второй вход которого соединен с выходом элемента Р1, а выход элемента И-НЕ соединен с управляющим выходом блока устранения сбоев.

3. Устройство по п. 1, отличающееся тем, что формирователь готовности содержит первый и второй одновибраторы, элемент ИЛИ, элемент И-НЕ и элемент И, причем вход блокировки формирователя соединен с первым входом элемента ИЛИ, второй вход которого соединен с входом разрешения формирователя, выход элемента ШШ соединен с первым входом элемента И-НЕ и входами запуска первого и второго одновибраторов, вход кода операгши формирователя соединен с вторым входом элемента И-НЕ и с входом сброса второго одновибратора, выходы элемента И-НЕ и первого и второго одновибраторов соединены с первым, вторым и третьим входами элемента И, выход которого соединен с выходом формирователя.

Фм.2

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных арифметических устройств. Цель изобретения - расширение функциональных возможностей за счет выполнения операций умножения и извлечения квадратного корня над операндами с фиксированной запятой и повышение надежности. Предлагаемое устройство содержит регистр 1, три коммутатора 2-А, преобразователь 5 прямого кода в дополнительный, матричный умножитель 6, сумматор 7, блок 8 устранения сбоев, формирователь 9 готовности, группу элементов ИЛИ 10, тактовый вход 11, две входные информационные шины 12 и 13, управляющие входы 14-16, выходную информационную шину 17 и выход 18 сигнала готовности с соответствующими связями. Блок 8 устранения сбоев содержит 2п одно (Л х NO Ю ND VJ

Составитель В.Гусев Редактор П.Гереши Техред Л.Олийнык

Заказ 2865/45 Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Корректор Н.Король