Постоянное запоминающее устройство на элементах памяти с 2 @ логическими состояниями Советский патент 1990 года по МПК G11C11/00 

объема памяти, адресные входы 14, дополнительный выход 15, первый 16, рторой 17 и третий 18 управляющие входы.

Матричный накопитель 1 состоит из элементов 2 памяти, которые через адресные и разрядные шины соединены соответственно с дешифраторами стро- ки 3 и столбца 4, Основные входы дешифраторов строки 3 и столбца 4 соединены с адресными входами 14 уст™ ройства, а их дополнительные входы соединены между собой и подключены к второму входу усилителя 9 программирующих импульсов и к третьему управляющему входу 18 устройства Вы™ год дешифратора 4 столбца подключен к первым вводам усилителей 5 считывания- и к выходу усилителя 9 программирующих импульсов„ Вторые входы усилителей 5 считывания соединены с соответствующими выходами источника 8 опорных потенциалов, вход которого подключен к второму входу элемента ИЛИ-НЕ 10 и к второму управляющему входу 17 устройства. Третьи входы усилителей 5 считывания подключены к первому входу элемента ИЛИ-НЕ 10 и к первому управляющему входу 16 устройства. Выходы усилителей 5 считывания соединены с. входами преобразователя 6 кода, выходы которого соединены с информационными входами первой группы схемы 7 сравнения и являются информационными выходами 11 устройства. Информационные входы 12 и входы 13 кода объема памяти устройства соединены соответственно с информационными входами второй группы и с управляющими входами схемы 7 сравнения, выход которой подключен к третьему входу элемента ИЛИ-НЕ 10 и является дополнительным выходом 15 устройства.

i

Устройство работает следующим образом.

Матричный накопитель 1 состоит из элементов 2 памяти (ЭЙ) с 2 логическими состояниями, В качестве ЭП могут использоваться элементы на МДП-транзисторах с накоплением заряда, в частности на ларзинно-инжек- ционных МДП-транзисторах с плавающим затвором. Для таких ЭП 2 величина потенциала на разрядной шине выбранного ЭП 2 определяется величиной заряда, захваченного плавающим затво-

0

5

0

5

0

5

0

5

0

5

ром в ходе операции программирования ЭП 2.

Предложенное устройство допускает работу в двух режимах: считывания и программирования,

В режиме считывания на первом управляющем входе 16 поддерживается состояние логического О, что снимает блокировку с усилителей 5 считывания, а на втором управляющем входе 17 - состояние логической 1, что обеспечивает через элемент ИЛИ- НЕ 3 0 отключение усилителя 9 программирующих импульсов от выходной шины дешифратора 4 столбца. Сигнал с выхода последнего поступает на входы усилителей 5 считывания, где он сравнивается с сигналами опорных уровней, задаваемыми источником 8 опорньк потенциалов. В результате на, выходах усилителей 5 считывания формируется единичный код, который преобразователем 6 кода преобразуется в двоичный п-разрядный код, поступающий на информационные выходы 11 устройства.

Возможные состояния элементов памяти и соответствующие им выходные коды устройства представлены в таблице.

В режиме программирования работа устройства состоит из последовательности циклов, каждый из которых содержит операции сравнения и собственно программирования.

Пусть перед началом программирования все ЭП 2 приведены в исходное состояние, которому соответствует уровень потенциала на выходе дешифратора 4 столбца ниже наименьшего уровня опорного потенциала, В режиме программирования на второй управляющий вход 17 подается сигнал низкого уровня, а состояние сигнала на первом управляющем входе 16 обеспечивает разделение операций режима программирования на операции сравнения и программирования .

Положим для определенности, что на всех входах 13 кода объема памяти устройства поддерживаются состояния высокого уровня, которые разрешают выполнение попарного сравнения входных сигналов в схеме 7 сравнения по всем разрядам. Тогда при совпадении кода, хранимого выбранным ЭП 2, и входного кода, подлежащего записи в I

матричный накопитель 1, на выходе схемы 7 сравнения (т.е. на дополни™ тельном выходе 15 устройства) форми- руётся сигнал высокого уровня, кото рый информирует пользователя о не обходимости прекращения цикла программирования для данного ЭП 2. Этот же сигнал обеспечивает через элемент ИЛИ-НЕ 10 отключение усилителя 9 программирующих импульсов. Если схе™ ма 7 сравнения указывает на несовпа дение кодов, то внешними средствами сигнал на первом управляющем входе 16 переводится в состояние низкого уровня, блокируя в текущем состоянии все усилители 5 считывания и раз решая работу усилителя 9 программирующих импульсов. При этом число фор мируемых программирующих импульсов должно быть таким, чтобы приращение заряда на плавающем затворе -транзистора ЭП 2 вызывало приращение A U по™ тенциала на выходе дешифратора 4 столбца, которое не превышало бы по™ ловину величиныдП; (таблица). При этом выполнение операции программирования обеспечивается также сигна™ лом высокого напряжения, постоянно присутствующим на третьем управляющем входе -18 устройства.

После выполнения собственно операции программирования снова выполняется операция сравнения, и так продолжается до момента регистрации схемой 7 сравнения совпадения входного и выходного кодов устройства.

Наличие входов 13 и некоторое усложнение традиционной схемы срав™ нения позволяют при уменьшении чис™ ла возможных состояний ЭП 2 увеличивать размеры окна детектирования каждого состояния. Из таблицы видно, что, если нг учитывать результаты сравнения младших разрядов (например двух младших разрядов) входного и выходного кодов, что достигается установкой на двух входах 13 состояний низкого уровня, величина окна детектирования учетверяется для каждого состояния ЭП 2. При этом следует помнить, что выбранный код объема памяти устанавливается перед началом программирования устройства и сохраняется неизменным при его последующей эксплуатации. Поэтому состояние сигналов на входах 13 кода объема памяти однозначно определяет, какие разряды выходного кода следует отбросить перед его последующей обработкой.

Если уменьшать объем памяти путем наложения запрета на сравнение старших разрядов входного и выходного кодов, то образуются группы диапазонов выходного потенциала дешифратора 4 столбца, для каждого из которых

0 действительная часть выходного.кода устройства прингмает одинаковое зна-1 чение, Это позволяет исключить необходимость старания всего массива записанной в устройство информации

5 для--,установки ЭП 2 в исходное состояние в тех случаях, когда в силу различных причин в режиме программирования для какого-либо ЭП 2 имел место переход через требуемое состояние

0 его устаногки (например, при установке ЭП 2 в состояние Us его выходной сигнал превысил уровень Uon5 , таблица). В этом случае запрет сравнения старших разрядов дает возмож-

5 ность при попадании во второй диапазон группы установить ЭП 2 в требуемое состояние.

Для повышения вероятности считывания достоверного кода состояния

0 ЭП 2 потенциал на выходе дешифратора 4 столбца должен лежать вблизи середины соответствующего диапазона опорных потенциалов. Это достигается использованием управляемого источни-

д ка 8 опорных потенциалов. В режиме программирования при записи в ЭП 2 кода i-го логического состояния по сигналу низкого уровня на втором управляющем входе 17 на выходах ис

0 точника 8 опорных потенциалов устанавливаются следующие уровни сигналов:

U,

оп

U

оп;

+ (

ОП ( + 1

- U

ОП1

ди

),

где Uon - величина опорного потенциала в режиме считывания, а максимальное изменение потенциала Д U в цикле программирования не должно

превышать половину диапазона опорных потенциалов.

Программирование i-го логического состояния заканчивается, когда потенциал на выходе дешифратора 4

столбца превысит опорный потенциал

ОПТ

Таким образом, технико-экономическое преимущество предложенного устройства перед прототипом состоит.

в расширении его функциональных возможностей за счет перезаписи инфор™ мации в накопителе при сохранении высокой надежности работы устройства

Формула изобретения

Постоянное, запоминающее устройст во на элементах памяти с 2п логичес

кими состояниями,,содержащее организованный по строкам и столбцам матричный накопитель, адресные входы, п. информационных входов, п информационных выходов, 2 ™1 усилителей .лвания, преобразователь кода, при- ем выходы усилителей считывай я соединены с входами преобразователя кода, выходы которого являются пнфор мацнонными выходами устройств., о т™ л и ч а га щ е е с я тем; что, с це™ лью расширения функциональных возможностей устройства за счет перезаписи информации в накопителе, эле™ меилн пгмяти накопителя выполнены на НЦП™транзисторах с накоплением за- ряда, а устройство содерхит дешифра- торы строки и столбца, источник опор ных потенциалов, схему сравнения,, элемент ИЛП-НЕ, усилитель программирующих импульсов, три управаяющих входа, п входов кода оСьема памяти и вспомогательный выход, прл«ем де-

22288

шифраторы строки и столбца соединены с адресными и разрядными шинами накопителя соответственно, их адресные входы подключены к адресным входам устройства, а выход дешифратора столб ца соединен с выходом усилителя программирующих импульсов и с первыми входами усилителей считывания, вто-

JQ рые входы которых подключены к соот- ветствующим выходам блока опорных потенциалов, третьи входы усилителей считывания соединены с первым управ™ ляющим входом устройства и с первым

15 входом логического элемента ИЛИ-НЕ, второй вход которого соединен с вто рым управляющим входом устройства и с входом источника опорных потенциа

0

5

лов, а третий вход соединен с вспомогательным выходом устройства и с выходом схемы сравнения, информационные входы первой группы которой соединены с информационными входами устройства, информационные входы второй группы подключены к информационным выходам устройства, а управляющие входы соединены с входами кода объема памяти устройства,, выход логического элемента ИЛИ-НЕ соединен с первым входом усилителя программирующих импульсов, второй вход которого соединен с третьим управляющим входом устройства и с дополнительными входгт- ми дешифраторов строки и столбца.

Изобретение относится к вычислительной технике, точнее к постоянным запоминающим устройствам, и наиболее эффективно может быть использовано при реализации устройства в виде интегральной схемы. Цель изобретения - расширение функциональных возможностей устройства за счет перезаписи информации в накопителе. Постоянное запоминающее устройство на элементах памяти с 2N логическими состояниями содержит матричный накопитель с элементами памяти, дешифраторы строки и столбца, (2N - 1) усилителей считывания, преобразователь кода, схему сравнения, источник опорных потенциалов, усилитель программирующих импульсов, элемент ИЛИ-НЕ, группы информационных входов, выходов и входов кода объема памяти, дополнительный выход, адресные входы и три управляющих входа. В режиме программирования потенциал разрядной шины накопителя сравнивается с опорными сигналами, полученный единичный код преобразуется в двоичный код и сравнивается с входным информационным входом. В случае несовпадения кодов усилитель программирующих импульсов обеспечивает приращение заряда на плавающем затворе транзистора элемента памяти, и далее осуществляется новое сравнение модифицированного значения потенциала разрядной шины накопителя с входным кодом. 1 ил, 1 табл.

Уровень потенциала на оаз рядной шкне

ui 1 ои,

огц

иг

опг

UDI1Z U3 и0пэ

опэ

U.{ ТТ

О ГЦ ОПб

1Тсч15 Ufe ьтоп&

иэ„, и5 и

иоп6

и№т

U, : U

ОПт

//

Uff сЬГ

1 I11 1

12 /J

1-У11

7

+/s

8

-F

7Ј

-о//

«Л