Устройство буферной памяти Советский патент 1989 года по МПК G06F13/00 G06F12/00 

Э.ТОМ элемент И 10 чере: элемент lUlU 20 пропускает импульс частоты считывания со второго выхода генератора 5. Этот импульс проходит через эле- мент ШШ 24 на вход Выбор кристалла блока 3 и проходит считывание информации, которая только что была записана в блок 3, т.к. адрес ячейки записи eine не изменился, а запи- сываемая информация еще хранится на D1-входе блока 3. Считываемая информация с блока 3 гтоступает на схему 28 сравнения и сравнивается с

информацией на D1-входе. В случае совпадения информации открывается элемент И 16 с выхода схемы 28 сравнения и импульс частоты считывания поступает чероч элемент HJUi 22 на вход счетчика 1. Исчезновение импульса частоты считывания изменяет состояние счетчика I и изменяется адрес в блоке 3. Отсутствие сигналов на входе схемы 28 указывает на неисправность блока 3 и на необходимость переключения блока 3 на резервную зону. 1 ил.

Изобретение относится к цифровой вычислительной технике. Цель изобретения - повышение надежности за счет контроля достоверности записанной информации. Устройство содержит счетчики 1 и 2 адреса, блоки 3 и 4 памяти, генератор 5 импульсов, вход 6 запуска устройства, триггер 7, элементы И 8...17, элементы ИЛИ 18...25, элементы И 26, 27, схемы 28 и 29 сравнения, триггеры 30, 31, элементы 32, 33, 34 задержки, формирователи 35, 36 короткого импульса по фронту. Контроль достоверности записанной информации осуществляется благодаря тому, что сразу после записи информации в блок 3, т.е. одновременно по спаду импульса, на выходе элемента И 8 устанавливается в ноль триггер 30 и закрывает элемент И 8. При этом элемент И 10 через элемент ИЛИ 20 пропускает импульс частоты считывания со второго выхода генератора 5. Этот импульс проходит через элемент ИЛИ 24 на вход "Выбор кристалла" блока 3 и проходит считывание информации, которая только что была записана в блок 3, т.к. адрес ячейки записи еще не изменился, а записываемая информация еще хранится на Д 1-входе блока 3. Считываемая информация с блока 3 поступает на схему 28 сравнения и сравнивается с информацией на Д 1-входе. В случае совпадения информации открывается элемент И 16 с выхода схемы 28 сравнения и импульс частоты считывания поступает через элемент ИЛИ 22 на вход счетчика 1. Исчезновение импульса частоты считывания изменяет состояние счетчика 1, и изменяется адрес в блоке 3. Отсутствие сигналов на входе схемы 28 указывает на неисправность блока 3 и на необходимость переключения блока 3 на резервную зону. 1 ил.

Изобретение относится к цифровой вычислительной технике, в частности к устройствам для сопряжения с памятью, и может быть использовано для построения систем с быстродействующей памятью.

Цель изобретения - повышение на- дежности устройства за счет контроля достоверности записанной информации.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит счетчики I и 2 адреса, блоки 3 и А памяти, генератор 5 импульсов, вход 6 запуска устройства, триггер 7, .элементы И 8-17, элементы ИЛИ 18-25, элемен- ты И 26 и 27, схемы 28 и 29 сравнения, триггеры 30 и 31, элементы 32-3 задержки и формирователи 35 и 36 короткого импульса, которые запускаются по фронту.

Устройство работает следующим образом.

Информация, подлежащая записи по входу D1 в блоки Зи 4 памяти привязывается к сигналу запуска по входу 6 и при необходимости может быть синхронизирована импульсами частоты записи, поступающими с первого выхода генератора 5 (не показано),.

Сигнал запуска по входу 6 исполь- зуется также для синхронизации счетчиков 1 и 2.

Сигнал на единичном выходе триггера 7 соответствует режиму записи для блока 3 и режиму считывания для блока 4, а сигнал на инверстном выходе триггера 7 соответствует режиму считывания блока 3 к режиму записи для блока 4,

В момент установки счетчиков 1 и 2 и триггера 7 сигналом запуска по входу 6 срабатывает по фронту сиг на- ла с выхода триггера 7 формирователь 35, импульсный сигнал с выхода которого принудительно устанавливает триггер 30 в единичное состояние,

В режиме записи информации для блоков 3 и 4 импульсы частоты записи с генератора 5 поступают через соответственно открытые элементы И 8 и 1. При этом команда записи для каждого блока памяти разбивается на два канала: управление по входу Запись-считывание и по входу Выбор кристалла. Для блока 3 команда записи в виде импульсной частоты записи проходит через элементы 32 и 34 задержки, причем время срабатывания элемента 34 задержки больше времени срабатывания элемента 32 задержки в результате чего обеспечивается задержка управления по входу Выбор кристалла по отношению к входу запись-считывание в момент прихода импульса частоты записи с выхода генератора Ь. По окончании импульса частоты записи с выхода генератора 5. По окончании импульса частоты записи элемент И 12 закрывается, в результате чего срабатывает элемент 32 задержки, время срабатывания которого равно времени срабатывания элементов И 12 и ИЛИ 24, следовательно исчезновение сигналов управления па входам Запись-считывание и Выбор кристалла происходит одновременно. Одновременно по спаду импульса на выходе элемента И 8 устанавливается в О триггер 30, в результате чего закрывается элемент И 8 и разрепшется

работа элемента И 10, который пропускает импульс частоты считывания с второго вЬ1Хода генератора 5. Этот HNI пульс проходит через элемент ШШ 24 на вход Выбор кристалла блока 3, в результате чего происходит считывание информации, которая только что была записана в блок 3, так как адрес ячейки записи еще не изменился, а записываемая информация еще хранится на DI-входе блока 3. Считываемая информация с блока 3 гк)ступает на схему 28 сравнения и сравнивается с информацией на D1-входе. В случае совпадения информации сигналом с выхода схемы 28 сравнения открывается элемент И 16 и импульс частоты считывания поступает через элемент ИЛИ 22 на вход счетчика 1. Исчезновение импульса частоты считывания изменяет состояние счетчика I, что соответствует изменению адреса в блоке 3. Одновременно сигнал с выхода элемента И 16 через элемент ИЛИ 18 устанавливает в 1 триггер 30, открьшая элемент И 8 для прохождс ния импульсов частоты записи по новому адресу в блоке 3,

Отсутствие сигналов на выходе схемы 2В сравнения в момент записи информации указывает на неисправность блока 3 и на необходимость переключения блока 3 на резервную зону, которая подключается к работе сменой потенциала на выходе резервирования,

В режиме считывания блока 3 импульсы частоты считывания с другого, выхода генератора 5 проходят через открытый элемент И 10 сигналом с инверс- Q чем прямой и инверсный вых )ды первого ноге выхода триггера 7 через элемент триггера соединены через первый и вто- ИЛИ 20, при этом счетчики 1 срабаты- рой формирователи коротких импульсов

с входами установки в 1 второго и третьего триггеров соответственно, инвает от импульсов частоты считывания через открытый элемент И 14,

Аналогичнь м образом работает в ре- 5 инверсный выход первого триггера соежиме записи или считывания блок А. Формула изобретения

Устройство буферной памяти, содержащее два блока памяти, два счетчика адреса, первый триггер, генератор импульсов, три элемента задержки, шесть элементор И и дня элемента ИЛИ, вход синхронизации периого триггера является входом запуска устройства и соединен с сброса первого и .второго счетчикои адреса, разряды выходов первогт) и inopoio счетчи50

55

динен с вторым входом второго элемента И, прямые выходы второго и. .третьего триггеров соединены с третьими входами первого и второго элементов И соответственно, выходы которых соединены с первыми входами третьего и четвертого элементов ИЛИ, выходы которых соединены с входами установки в о второго и трет} его триггеров соотнетстпен}1о, инверсный, и прямой выходы первого триттера соединены с первыми входами пятого и шестого элементов РШИ соответстненно, вторые входы которых соединены с инверсными

0

5

ков адреса соединены с младшими разрядами адресных входов первого и второго блоков памяти соответственно, прямой выход первого триггера соединен с первым входом.первого элемента И, второй вход которого соединен с первым выходом генератора им- пульсоз и первым входом второго зле-i мента И, выход первого элемента И соединен с первым входом третьего элемента И и через первый элемент эа- держки с входом чтения-записи первого блока памяти, выход второго элемента И соединен с первым входом четвертого элемента И и через второй элемент задержки с входом чтения-записи второго блока памяти, первый выход генератора импульсов соединен через третий элемент задержки с вторыми входами третьего и четвертого элементов И, выходы которых соединены с первыми входами первого и второг го элементов ИЛИ соответственно, вы- 5 ходы которых соединены с входами

Выборка кристалла первого и второго блоков памяти соответственно, второй выход генератора импульсов соединен с первыми входами пятого и шестого элементов И, выходы которых соединены с вторыми входами первого и второго элементов ИЛИ соответственно отличающееся тем, что, с Целью поньпчения надежности за счет контроля достоверности записанной информации, в него введены два формирователя коротких импульсов, два триггера, шесть элементов ИЛИ, шесть элементов И и две схемы сравнения, при

0

0

5

0

5

динен с вторым входом второго элемента И, прямые выходы второго и. .третьего триггеров соединены с третьими входами первого и второго элементов И соответственно, выходы которых соединены с первыми входами третьего и четвертого элементов ИЛИ, выходы которых соединены с входами установки в о второго и трет} его триггеров соотнетстпен}1о, инверсный, и прямой выходы первого триттера соединены с первыми входами пятого и шестого элементов РШИ соответстненно, вторые входы которых соединены с инверсными

выходами третьего и второго триггеров соответственно, выходы пятого и шестого элементов ИЛИ соединены с вторыми входами шестого и пятого эле ментов И соответственно, выход пятого элемента И соединен с первыми входами седьмого и восьмого элементов И, выход шестого элемента И - с первыми входами девятого и десятого эле ментов И, прямой и инверсный выходы первого триггера - с вторыми входами десятого и восьмого элементов И соответственно, выходы восьмого и десятого элементов И - с первыми входами седьмого и восьмого элемен- тов ИЛИ соответственно, вых.од седьмого элемента И - с вторыми входами третьего и седьмого элементов ИЛИ, выход девятого элемента И - с вторыми входами четвертого и восьмого элементов ИЛИ, выходы седьмого и восьмого элементов ИЛИ - со счетными входами первого и второго счетчиков адреса соответственно, выходы

первой и второй схем сравнения - с вторыми входами седьмого и девятого элементов И соответственно, информационные входы первого и второго блоков памяти являются первым и вторым информационными входами устройства и соединены с первьпии входами первой и второй схем сравнения соответственно выход первого блока памяти соединен с вторым входом первой схемы сравнения и первым входом одиннадцатого элемента И, выход второго блока памяти - с вторым входом второй схемы сравнения и первым входом двенадцатого элемента И, прямой и инверсный выходы первого триггера - с вторыми входами двенадцатого и одиннадцатого элементов И соответственно, выходы одиннадцатого и двенадцатого элементов И являются первым и вторым инфор мационньми выходами устройства соответственно старшие разряды адресного входа первого и второго блоков памяти являются входами резервирования устройства.