Устройство для управления доступом к памяти Советский патент 1988 года по МПК G06F13/00 

00 VI

Од

о

00 CD

вход выборки кристалла блока 4, С окончанием импульса записи закрывается элемент И 10, отключая элемент 11. Время срабатывания элемента 12 равно времени срабатывания элементов И 10 и ИЛИ 7, т.е. окончание сигналов управления по обоим входам происходит одновременно. По окончании импульса , записи срабатывает формирователь 8, производя смену адреса в блоке 1. Считывание информации из блока 4 производится импульсами частоты считывания, устанавливающими триггер 19 в 1 и поступающими через элемент И 21 и элемент ИЛИ 7 на вход выборки кристалла блока 4. При этом на выходе блока 4 появляется считываемая информация, а по окончании импульса считывания запускается формирователь 9, импульс с выхода которого производит смену адреса зоны считывания. 2 з.п. ф-лы. 1 ил.

Изобретение относится к числовой вычислительной технике. Цель изобретения - сокращение аппаратурных затрат. Устройство содержит блок 1 формирования адреса, блок 2 фиксации зоны, генератор 3 импульсов, блок 4 памяти, блок 5 управления, элемент ИЛИ 7, формирователи 8, 9 импульсов, элемент И 10, элементы 11, 12 задержки. Блок 1 содержит счетчики 13, 14 и коммутатор 15; блок 2 содержит счетньш триггер 16 и элемент 17 неравнозначности; блок 5 содержит триггеры 18, 19 и элементы И 20, 21. Импульс частоты записи устанавливает триггер 18 блока 5 в 1. При этом открывается элемент И 20, с выхода которого сигнал поступает на вход запись-чтение блока 4 через элемент 12 и открывает элемент И 10. На второй вход элемента И 10 поступает тот же импульс, задержанный элементом 11, время срабатывания которого больше времени срабатывания элемента 12. Элементы 11 и 12 подобраны так, что сигнал управления раньше поступает на вход запись-чтение, а затем на i (Л

1 .

1 зобретение относится к цифровой вычислительной технике, в частности к устройствам для сопряжения с памятью, и может быть использовано для построения систем с быстрой . памятью.

Цель изобретения - сокращение аппаратурных затрат.

На чертеже представлено предлагаемое устройство.

Устройство содержит блок 1 формирования адреса, блок 2 фиксации зоны, генератор 3 импульсов, блок 4 памяти, блок 5 управления, шину 6 входа пуска устройства, элемент ИЛИ .7, формирователи 8 и 9 импульса, элемент И 10, элементы 11 и 12 задержки. . ,

Блок 1 формирования адреса содержит счетчики 13 и 14 и коммутатор 15

Блок 2 фиксации зоны содержит счетный триггер 16 и элемент 17 нег равнозначности.

Блок 5 управления состоит из триггеров 18 и 19 и элементов И 20 и 21,

Устройств о работает следующим образом.

Информация, подлежащая записи в блок 4, привязывается к сигналу Пуск на шину 6 и при необходимости может быть синхронизирована импульсами частоты записи с первого выхода генератора 3. Сигнал Пуск используется также для начальной установки счетчиков 13 и 14,

Сигнал Пуск, появляясь на вход блока 2, опрокидывает триггер 16, производя этим смену зоны записи. Сигнал с выхода триггера 19, появ0

5

0

5

0

5

ляясь на входе элемента 17, производит выбор зоны считывания.

С выходов генератора 3 на входы триггеров 18 :и 19 поступят соответственно импульсы частоты записи и считывания.

Приоритетом обращения к блоку 4 обладают Импульсы частоты записи. Импульс частоты записи устанавливает триггер 18 в единичное положение, при этом открывается элемент И 20, с выхода которого сигнал поступает на вход записи/чтения блока 4 через элемент 12 задержки и открывает элемент И 10, на другой вход которого поступает этот же импульс, задер- жанньй элементом 11 задержки, время срабатывания которого больше времени срабатывания элемента 12 задержки. Импульс с выхода элемента И 10 через элемент ИЛИ 7 поступает на вход выборки кристалла блока 4. Одновременно сигнал с выхода триггера 18 пос- тупает в блок 1 на коммутатор 15, выбирая адрес зоны записи в блоке 4. Этого достаточно для надежной записи информации .в блок 4.

По окончании импульса записи образовавшийся спад импульса на выходе элемента И 20 воздействует на формирователь 8, импульс с выхода которого поменяет состояние счетчика 13, который формирует код адреса записи, и сбросит триггер 18 в исходное состояние. Исходное состояние триггера 18 позволяет работать триггеру 19, управляемому импульсами частоты счи- тывания. Спад импульса записи закрывает элемент И 10 и начинает срабатывать элемент 12 задержки, время срабатывания которого равно времени срабатывания элементов И 10 и ИЛИ 7, т.е. обеспечивается одновременное исчезновение сигналов управления по входам записи/чтения и выборки кристалла в блоке 4,

Импульс частоты считывания уста- навливает триггер 19 в единичное положение, при этом сигнал с его выхода воздействует на коммутатор 15 выбирая адрес зоны считывания, которая устанавливается на выходе эле- мента 17 по сигналу с выхода триггера 19. Зона считывания устанавливается сменой потенциала в старшем разряде адресных входов блока 4.

Импульс считывания с выхода эле- мента И 21 через элемент ИЛИ 7 поступает на вход выборки кристалла блока 4, Этого достаточно для считывания информации с блока 4 по выбранному адресу зоны считывания. Окон чание импульса считывания вызывает спад на выходе элемента И 21, который воздействует на формирователь 9, импульс на выходе которого сбросит триггер 19 в исходное положение и, поступив на .вход счетчика 14, произведет смену адреса в зоне считывания

Формула изобретения

1. Устройство для управления дос тупом к памяти, содержащее блок формирования адреса, выходом соединенный с группой входов выбора адреса блока памяти, блок фиксации зоны, состоящий из счетного триггера и элемента неравнозначности, блок управления и генератор импульсов, первый и второй выходы которого подключены соответственно к первому и второму тактовым входам блока управления, первый и второй выходы которого соединены соответственно с первым входом элемента неравнозначности и входом разрешения выдачи адреса записи блока формирования адреса, вход сброса которого является входом пуска устройства и соединен с синхровхо дом счетного триггера, выходом подключенного к второму входу элемента неравнозначности, выход которого соединен со старшим разрядом входа выбор.1 адреса блока памяти, отличающееся тем, что, с целые

Q, 520-25п .

35

-40

45

50

55

сокращения аппаратурные затрат устт ройства, в него введены два формирователя импульса, два элемента задержки, элемент И и элемент ИЛИ, причем третий йыход блока управления соединен с входами первого и второго элементов задержки, первым входом элемента И и через первый формирователь импульса с первым входом сброса блока управления и входом записи блока формирования адреса, вход чтения которого соединен с вторым входом сброса блока управления и выходом второго формирователя импульса, выходы первого и второго элементов задержки подключены соответственно к второму входу элемента И и входу записи/чтения блока памяти, вход выборки кристалла которого соединен с выходом элемента ИЛИ, первым и вторым входами подключенного соответственно к выходу элемента И и к входу второго формирователя импульса, соединенного с четвертым выходом блока управления, первый выход которого соединен с входом разрешения выдачи адреса чтения блока формирования адреса..

и второго триггеров являются соответственно первым и вторым входами сброса блока, единичные выходы первого и второго триггеров являются соответственно вторым и первым выходами блока и соединены с первыми входами первого и второго элементов И, вторые входы которых являются соответственно перв ым и вторым тактовыми входами блока и соединены с синхро- входами первого и второго триггеров, информационный вход второго триггера подключен к инверсному выходу первого триггера, информационный вход которого соединен с шиной положительной полярности источника питания .

3,Устройство ПОП.1, отличающееся тем, что блок формирования адреса содержит коммутатор, выход которого является выходом блока, и два счетчика, счетные входы которых являются соответственно входами записи и. чтения блока, причем

51376089 6

входы сброса и выходы первого и вто- мутатора, адресные входы которого рого счетчиков подключены соответст- являются соответственно входами раз- венно к входу сброса блока и первому решения выдачи адреса записи и чте- и второму информационным входам ком- ; кия блока.