НАКОПИТЕЛЬ ИНФОРМАЦИИ И ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Советский патент 1994 года по МПК G11C11/40 

Изобретение относится к вычислительной технике и может быть использовано в автоматике, измерительной технике.

Целью изобретения является повышение быстродействия запоминающего устройства.

На фиг.1 представлена принципиальная схема элемента памяти; на фиг.2 - схема фрагмента накопителя; на фиг.3 - функциональная схема запоминающего устройства.

Накопитель информации содержит элементы памяти, состоящие из триггера на ключевых транзисторах 1-4 и восьми транзисторов 5-12 связи, шины 13 и 14 прямых и инверсных столбцов соответственно, шины 15 и 16 прямых и инверсных данных строк соответственно, шины 17 и 18 выборки строк и столбцов соответственно, шины 19 и 20 выборки диагоналей первой и второй групп соответственно, шину 21 нулевого потенциала, шину 22 питания.

Запоминающее устройство содержит накопитель 23 информации, усилители 24 записи-считывания, мультиплексоры 25 данных, дешифраторы 26, мультиплексоры 27 адреса, информационные входы 28 и 29 первой и второй групп соответственно, входы 30 и 31 управления коммутацией первого мультиплексора 25 данных, первый тактовый вход 32, входы 33 и 34 управления коммутацией второго мультиплексора 25 данных, второй тактовый вход 35, входы 36 и 37 управления записью-считыванием строк и столбцов соответственно, входы 38, 39 управления режимом выборки устройства, входы 40 и 41 разрешения выборки устройства, адресные входы 42 и 43 первой и второй групп.

Пример конкретного выполнения приведен для запоминающего устройства с емкостью матрицы 66х64 элемента памяти в строках и столбцах и 16-разрядными данными. В этом случае общее число фрагментов накопителя равно 16.

Полупроводниковое запоминающее устройство работает следующим образом. В режиме хранения напряжение на входах устройства 32, 41 и 40, 35 имеет низкий уровень, уровень напряжения на остальных внешних входах устройства значения не имеет. Низкий логический уровень напряжения на входах устройства 32 и 35 запрещает работу мультиплексоров 25, а на входах 40 и 41 - работу дешифраторов 26, таким образом на выходах дешифраторов 26 будет низкий логический уровень и шины 17, 18, 19 и 20 будут находиться под его действием, следовательно, транзисторы 5-12 связи в элементах, подключенные к этим шинам, будут закрыты.

При обращении к запоминающему устройству на адресных входах 42 и 43 выставляется адрес, на информационных входах 28 и 29 выставляются данные, на вход 37 подается высокий логический уровень, если запись - по столбцам, и низкий логический уровень, если чтение - по столбцам, на входе 36 выставляется высокий логический уровень, если запись - по строкам, и низкий логический уровень, если чтение - по строкам, на вход 38 подается низкий логической уровень, если обращение будет к столбцам, и высокий логический уровень, если обращение будет к шинам 20 выборки диагоналей второй группы, на вход 39 подается низкий логический уровень, если обращение будет к строкам, и высокий логический уровень, если обращение - к шинам 19 выборки диагоналей первой группы.

На входы 30 и 31 в двоичном коде задается адрес фрагмента по столбцам (16х64), где 16 - количество элементов памяти по вертикали матрицы накопителя 23, 64 - количество элементов памяти по горизонтали матрицы накопителя 23, на входы 33 и 34 в двоичном коде задается адрес фрагмента по строкам (16х64), где 16 - количество элементов памяти по горизонтали матрицы накопителя 23, 64 - количество элементов памяти по вертикали матрицы накопителя 23. После того, как управляющие сигналы, данные и адреса выставлены, подается высокий логический уровень на вход 41, если происходит обращение по столбцам, и на вход 40, если происходит обращение по строкам.

Таким образом, полупроводниковое запоминающее устройство позволяет обращаться к нему по двум координатам одновременно в режиме чтения и записи, так как при записи в любой столбец или диагональ по столбцу возможно чтение любой строки или диагонали по строке.

Изобретение относится к вычислительной технике и может быть использовано в автоматике, измерительной технике. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что накопитель информации содержит две группы шин 19 и 20 выборки диагоналей с соответствующими связями, а запоминающее устройство содержит мультиплексоры данных и мультиплексоры адреса с соответствующими связями. Наличие шин 19 и 20 позволяет проводить выборку информации по столбцам, строкам и диагоналям матрицы накопителя. При этом подключение соответствующих входов к накопителю 23 с помощью мультиплексоров позволяет обращаться к устройству по двум координатам одновременно: по одной в режиме записи, а по другой и по диагонали в режиме считывания. 2 с.п. ф-лы, 3 ил.

1. Накопитель информации, содержащий шины выборки строк и шины выборки столбцов, в узлах пересечения которых расположены элементы памяти, каждый из которых состоит из триггера и четырех транзисторов связи, истоки первого и третьего транзисторов связи соединены с прямым выходом триггера, а истоки второго и четвертого транзисторов - с инверсными, шины прямых и инверсных данных строк и шины прямых и инверсных данных столбцов, стоки первого и второго транзисторов связи элементов памяти подключены к соответствующим шинам прямых и инверсных данных столбцов, а затворы - к соответствующей шине выборки столбцов, стоки третьего и четвертого транзисторов связи элементов памяти подключены к соответствующим шинам прямых и инверсных данных строк, а затворы - к соответствующей шине выборки строк, отличающийся тем, что, с целью повышения быстродействия, накопитель содержит в каждом элементе памяти с пятого по восьмой транзисторы связи, истоки и стоки которых соединены соответственно с истоками и стоками соответствующих транзисторов связи с первого по четвертый, затворы пятого и седьмого транзисторов связи элемента памяти i-й строки и (j-1)-го столбца накопителя, где 2 ≅ i ≅ n, 2 ≅ j ≅ m, n,m - количество строк и столбцов накопителя соответственно, соединены с затворами пятого и седьмого транзисторов связи элемента памяти (i-1)-й строки и j-го столбца накопителя и подключены к соответствующей шине выборки диагонали первой группы накопителя, затворы шестого и восьмого транзисторов связи элемента памяти (i-1)-й строки и (j-1)-го столбца накопителя соединены с затворами шестого и восьмого транзисторов связи элемента памяти i-й строки и j-го столбца накопителя и подключены к соответствующей шине выборки диагонали второй группы накопителя. 2. Запоминающее устройство, содержащее накопитель информации, два усилителя записи-считывания, два дешифратора, информационные входы которых являются адресными входами первой и второй групп устройства соответственно, информационные входы первого и второго усилителей записи-считывания являются соответственно информационными входами первой и второй группы устройства, вход выборки первого усилителя записи-считывания является входом управления записью-считыванием строк устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит два мультиплексора адреса и два мультиплексора данных, входы которых соединены с соответствующими выходами первого и второго усилителей записи-считывания, вход выборки второго усилителя записи-считывания является входом управления записью-считыванием столбцов устройства, выходы первого и второго мультиплексоров данных соединены с соответствующими шинами прямых и инверсных данных строк и шинами прямых и инверсных данных столбцов накопителя информации, шины выборки строк и шины выборки диагоналей первой группы которого соединены с выходами первого мультиплексора адреса, информационные входы которого соединены с выходами первого дешифратора, вход выборки которого является первым входом разрешения выборки устройства, вход выборки второго дешифратора является вторым входом выборки устройства, а выходы соединены с входами второго мультиплексора адреса, выходы которого подключены к соответствующим шинам выборки столбцов и шинам выборки диагоналей второй группы накопителя информации, входы управления коммутацией первого и второго мультиплексоров адреса являются первым и вторым входами управления режимом выборки устройства соответственно, тактовые входы первого и второго мультиплексоров данных являются первым и вторым тактовыми входами устройства соответственно, а входы управления коммутацией - соответствующими входами выбора блока памяти устройства.