Запоминающее устройство (его варианты) Советский патент 1984 года по МПК G11C11/40 

ис:тс ра соединен с затвором первого переключающего транзистора, сток перВ(-1ГС) и исток второго установочных транзисторов соединены с шиной считывания, исток первого и сток второго установочных транзисторов подключены соответственно к шине питания и к шике нулевого потенциала, а затворы первого и второго установочных транзисторов соединены соответственно с шиной прямой выборки и с шиной инверсной выборки.

1. Запоминающее устройство, содержащее матричный накопитель, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы к прямым выходам первого дешифратора адреса, a истоки - к разрядным шинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий ВХОД которого соединен с управляющим ВХОДОМ itepBoro дешифратора адреса и является управляющим входом устройства, отличающееся тем, что, с целью снргаения потребляемой мощности, в него введены формирователь сигналов и группа формирователей сигналов, выполненные соответственно в виде установочных транзисторов и групп зарядных транзисторов, тип проводимости которых противоположен типу проводямости переключающих транзисторов, причем сток первого и исток второго зарядных транзисторов каждой группы подключены к соответствующей разрядной шине матричного накогштр.пя, сток первого и исток второго устяиопочных транзисторов соединены с шиной считывания, затворы первого установочного транзистора и первь х зарядных транзисторов каждой группы подключены к шине прямой выборки, a истоки - к шине питания, затворы второго установочного транзистора и вторых зарядных транзисторов каждой группы соединены с шиной инверсной выборки, a стоки - с шиной нулевого потенциала. 2. Запоминающее устройство, содержащее матричный накопитель, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы i к прямым выходам первого дешифратора адреса, a истоки - к разрядным шинам (Л матричного накопителя, числовые шины которого соединены с выходами .второго дешифратора адреса, управляющий ВХОД которого соединен с управляющим ВХОДОМ первого дешифратора адреса и является управляющим входом устройства, отличающееся со оо о со ел тем, что, с целью упрощения устройства и снижения потребляемой им мощности, в.него введены формирователь сигналов и группа формирователей сигналов, выполненные соответственно в виде установочных транзисторов и зарядных транзисторов, тип проводимости которых противоположен типу проводимости переключающих транзисторов, причем затвор каждого из зарядных транзисторов подключен к соответствующему инверсному ВЫХОДУ первого дешифратора адреса, сток - к истоку одноименного переключающего транзистора, a исток - к затвору последующего переключающего траняигтоpa, исток последнего зарядного трлн

Изобретение относится к вычислительной технике и может быть исполь Зовано при построении запоминающих устройств. Известно запоминающее устройство содержащее ключевые транзисторы выбор ки, стоки которых образуют общую шину считывания, а истоки подключены к соответству рщим разрядным шинам(1 J. Недостатком этого устройства является низкое быстродействие. Наиболее близким техническим решением к изобретению является запоминаю щее устройство, содержащее матричный накопитель5 дешифратор строк, шины питания и нулевого потенциала, ключевые транзисторы, стоки которых подключены к тине считывания, истоки к соответствующим разрядным шинам мат ричного накопителя, а затворь - к соответствующим пряш.м выходам дешифратора столбца, управляющий вход дешифратора стобца соединен с прямой шиной выборки, элемент задержки включен мелщу прямой шиной выборки и затвором шунтирующего транзистора, включенного между шиной считывания и нулевой шиной 2 . Недостатком известного устройства является большая потребляемая мощрость, обусловленная тем, что в каждом цикле считывания информации происходит переключение нескольких выходов дишефратора строк, нагруженных на большие емкости, образованные затворами информационньо; транзисторов матричного накопителя,, Кроме того, ,цля обеспечения надежной работы устройства в широком диапазоне разброс,з тех нологи-ческих параметров, а также напряжения питания и температуры, на ве личину задержки сигнала выборки накла дываются жесткие ограничения в результате чего при большой величине задержки сигнала выборки непроизвольно ь ь-ходуется мощность источника питаиля за счет протекг-гння тока в дети - ;riifна питания, информационный транИКтор накопителя, ключевой транзисто, (пуитирующий транзистор и шина нулексгп потенциала, Ументинение задержки i;nrnriла выборки ведет к сужению дипял-и)на функционирования, что цриво.шгг к снижению процента выхода годных микросхем при интегральной реалияяп,)1И устройства. Цель изобретения - cHsoKefjue потребляемой устройством моппгости, Постанленпая це,пь достигается тем, что в запоминающее устр(йство, содержащее матричный накопитеаь, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы к прямым выходам первого дешифратора адреса, а истоки - к разрядным шкнам матричного накопителя, числовь е шины которого соединены с выходами второго дешифратора адреса, управляющий вход которого соединен с управляющим входом первого дешифратора адреса и является управляющим входом устройства, введены формирователь сигналов и группа формирователей сигналов, выполненные соответственно в виде установочных транзисторов и групп зарядных транзисторов, тип проводимости которых противоположен типу проводимости переключающих транзисторов, причем сток первог о и исток второго зарядных транзисторов каждой группы подключены к соответствующей разрядной шине матричного накопителя, сток первого и исток второго установочных транзисторов соединены с шиной считывания, зат,г воры первого установочного транзистора и первых зарядных транзисторов каж3дои группы подключены к шине прямой выборки, а истоки - к шине питания, затворывторого установочного транзистора и вторых зарядных транзисто ров каждой группы соединены с шиной (Инверсной выборки,а стоки - с шиной нулевого потенциала, С целью упрощения устройства и снижения потребляемой им мощности каждый из формирователей группы выполнен в виде одного зарядного тран зистора, тип проводимости которого противоположен типу проводимости переключающих транзисторов, причем затвор каждого из зарядных транзисторов подключен к соответствующему инверсному выходу первого дешифратора адреса, сток - к истоку одноименного переключающего транзис тора, а исток - к затвору последующего переключающего транзистора, исток последнего зарядного транзистора соединен с затвором первого переключающего транзистора, сток первого и исток второго установочных транзисторов соединены с шиной считывания, исток первого и сток второго установочных транзисторов подключены соответственно к шине питания и к шине нулевого потенциала, а затворы первого и второго установочных транзисторов соединены с ответственно с шиной прямой выборки и с шиной инверсной выборки. На фиг.1 представлена функционал ная схема предложенного устройства, на фиг.2 - принципиальная схема фор мирователей сигналовf на фиг.З - то же, вариант вьшолнения. Предложенное устройство содержит (фиг.1) шину 1 питания, матричный накопитель 2, переключающие транзисторы (3, шину 4 считывания, разря ные шины 5, информационные транзисторы 6, первьй дешифратор 7 адреса с прямыми выходами 8, управляющим входом 9 и инверсными вьжодами 10, второй дешифратор 11 адреса, группу формирователей 12 сигналов, формирователь 13 сигналов, шины 14 инверсной и 15 прямой выборки и управ ляющий вход 16 устройства. На фиг,2 и 3 обозначены шина 17 нулевого потенциала, первый 18 и второй 19 установочные транзисторы, первые 20 и вторые 21 зарядные тран зисторы. Накопитель 2 может быть организован либо на р -канальных транзис5торах 6, истоки которых подк.чючепы к шине 1 питания, стоки - к соогнетствующим шинам 5 (фиг.1), а транзисторы 3 выполнены Р -Kaiia;ibHbiMH, либо на п -канальных транзисторах Ь, истоки которых подключены к питие 1/, при этом транзисторы 3 выполнены п -канальными. Предложенное устройство раб(5тает следующим образом. Когда накопитель 2 организован нл р -канальных транзисторах 6, на их затворы поданы соответствующие управляющие сигналы с дешифратора 11, В режиме хранения на шинах 15 и 14 установлены логические уровни О и 1 соответственно, выходы дешифратора 11 установлены в единичное состояние, выходы 8 .дешифратора 7 - в единичное, а выходы 10 - в нулевое, транзисторы закрыты. На шины 14 поданы управляющие сигналы единичного уровня, инициирующие установку шин 5 и шины 4 в нулевое состояние. В режиме хранения логический О на шине 15 закрывает транзисторы 18 и 10 (фиг.2), логическая 1 на шине 14 открывает транзисторы 19 и 21, в результате чего шины 5 и шина 4 обнулены. В режиме считывания логическая 1 и логический О на шине 15 и шине- 14 открывают транзисторы 18 и 20 и закрывают транзисторы 19 и 21. При этом на выходе каждого формирователя 12 формируется уровень предзаряда, En-Uon ли -напряжение шины 1 питания; -пороговое напряжение транзисторов 10 ( п -типа), -коэффициент влияния подложки транзисторов 20. Нормальное функционирование устройства обеспечивается выполнением условия: уровень предзаряда меньше уровня срабатывания выходного элемента устройства (на фиг.1 и 2 не показан) . В режиме считывания на шинах 15 и 14 устанавливаются логические уровни 1 и О соответственно, при этом на шины 15 подаются управляющие сигналы, инициирующие предварительный заряд шин 5 и шины 4 до уровня, не превьш ающего порог срабатывания выходного элемента устройства. Таким образом, к моменту окончания процесса

дешифрации дешифраторами 7 и 11 входных адресов, шины 5 и 4 оказываются предварительно заряженными. По окончании переходных процессов в дешифраторах 11 и 7 на выходах, соответствующих входному адресу, устанавливается логический О, открывающий транзисторы 6 соответствующей строки накопителя 2 и соответствующий из транзисторов 3. Таким образом, к шиче 4 оказьшаются подключенными транзисторы 6 и 3, соответствующие коду входных адресов. Перезаряд емкостей, образованных стоковыми областями транзисторов 6 и 3, осуществляет-f 5 лей

ся с уровня предзаряда, варьирование которым определяет быстродействие устройства.

В случае организации накопителя 2 на п -канальных транзисторах 6 работа устройства аналогична вьш1еописанному, с той лишь разницей, что логические значения сигналов следует изменить на противоположные.

Таким образом, в каждом цикле считывания информации дешифраторы 7 и 11 переключаются только по одному из выходов, что существенно снижает потребляемую мощность.

Рассмотрим работу устройства (вариант, фиг.3).

В.режиме хранения на выходах 9 дешифратора 7 установлен уровень логического нуля, на выходах 10 уровень логической 1, в результате чего шины 5 установлены в нулевое состояние через открытые транзисторы 20 (п-типа, в случае реализации накопителя 2 на р-канальных транзисторах 6), При считывании информации выходы дешифратора- 7, кроме выбранного в соответствии с адресным кодом, меняют свое состояние на противоположное, вследствие чего закрываются транзисторы 20, кроме транзистора 20 выбранного столбца, уровнями логического нуля, поступающими с инверсных выходов 10 дешифратора 7. Напряжение на шине 5 выбранног стобца через открытый транзистор 18 (фиг.2) повьппается до уровня, определяемого из соотношения (1).

Наличие введенных формироватепредварительный заряд выбираемой разрядной шины 5 одного соответствующего столбца накопителя 2, а также переключение соответствующего

выхода дешифратора 11, в то время, как остальные выходы дешифратора 11 остаются в прежнем состоянии, тем самым достигается значительное снижение потребляемой мощности. Быстродействие устройства при этом не снижается, так как существует возможность варьирования величиной уровня предварительного заряда шин 5 и шины 4. Исключение элемента задержки из состава устройства расширяет динамический диапазон функционирования, увеличивая тем самым процент выхода годных микросхем при интегральной реализации устройства.

Технико-экономические преимущества предложенного устройства заключаются в снижении потребляемой им мощности и в упрощении устройства по сравнению с прототипом. 12 и 13 позволяет осуществлять

11

-)V

Rj

f.-

iru

чь

ru

6

tr

U7L

/5

/2

/4

/5 O-

«

r

f5

n

fZ

SH

f

n

fpus.i

g&we.f