Многоканальный преобразователь перемещения в код Советский патент 1989 года по МПК H03M1/30 

3U

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналого jBbix источников с цифрровым вычислительным устройством.

Целью изобретения является расширение диапазона работы преобразователя путем формирования кода грубого Ьтсчета.

I На фиг. 1 приведена структурная Схема многоканального преобразовате- 1пя; на фиг. 2 - структурная схема :аналого-цифрового преобразователя

С выходов АЦП 4 код точного от счета поступает на информационные

КАЦП); на фиг. 3 - временная диаграм-,5 входы записи блока 11 оперативной

|ма работы многоканального преобразо- 1вателя.

; Многоканальный преобразователь перемещения в код (фиг. 1) содержит синусно-косинусные датчики (СКД) 1, коммутаторы 2 и 3, ЛЦП 4, блок 5 памяти, блок 6 управления и формирователь 7 кода грубого отсчета (ГО), содержапщй аналоговый 8 и цифровой 9

памяти, а п , и n,j старших разрядов этого кода N, гто поступают н первые группы входов блока 12 срав нения и цифрового компаратора 9 с 20 ответственно. В блоке 12 по выходн му сигналу 6 .(рис. Зв) прои водится сравнение кода N текуще отсчета с кодом предьщущего о счета с выходов блока 11 оперативн

памяти, а п , и n,j старших разрядов этого кода N, гто поступают на первые группы входов блока 12 сравнения и цифрового компаратора 9 со- 20 ответственно. В блоке 12 по выходному сигналу 6 .(рис. Зв) производится сравнение кода N текущего отсчета с кодом предьщущего отг счета с выходов блока 11 оперативной

компараторы, блок 10 постоянной памя-25 памяти и вырабатываются импульсы ±1

коррекции кода ГО, которые поступают на счетные входа реверсивного счетчи ка 13 (фиг. Зо).

Одновременно в цифровом компара|ти, блок 11 оперативной памяти, блок 12 сравнения и реверсивный счетчик 13. АДП 4 (фиг. 2) содержит делитель 14 напряжений, блок 15 компараторов,

шифратор 16 и фазоинвертор 17. Шифра-зо торе 9 производится сравнение кода тор 16 содержит сумматоры 18- 20 по . выходным кодом блока 10 модулю два.

Многоканальный преобразователь пе- . ремещения в код работает следующим

(фиг, Зи) постоянной памяти, в который при регулировке преобразователя для каждого СКД 1 заносятся коды положения маркерного сигнала -в диапазо не кода ТО. При совпадении входных кодов цифрового компаратора 9 и нали чии единичного маркерного сигнала с выхода аналогового компаратора 8 (в нулевом периоде ТО) выходной сигнал цифрового компаратора 9 сбрасывает в ноль реверсивный счетчик 13 (фиг.3м) При.отсутствии выходного сигнала циф рового компаратора 9 сброс в ноль

образом.

Блок 6 управления циклически вырабатывает коды адресов подключаемых каналов (фиг. Зд) и может быть вьшол- нен, например, в виде последователь- но соединенных генератора импульсов, счетчика и дешифратора. Синусно-косинусные сигналы СКД 1 выбранного канала через коммутатор 2 (фиг. Зе) по-

Кроме того, на выходах датчиков 1 вырабатываются маркерные сигналы, соответствующие нулевому состоянию вала соответствующего СКД. Маркерный сигнал выбранного канала через коммутатор 3 поступает на информационный вход, компаратора 8, где по управляющему импульсу блока 6 запоминается (фиг. 3л) в виде 1 или О в зависимости от наличия или отсутствия

маркерного сигнала..

С выходов АЦП 4 код точного отсчета поступает на информационные

входы записи блока 11 оперативной

памяти, а п , и n,j старших разрядов этого кода N, гто поступают на первые группы входов блока 12 сравнения и цифрового компаратора 9 со- ответственно. В блоке 12 по выходному сигналу 6 .(рис. Зв) производится сравнение кода N текущего отсчета с кодом предьщущего отг счета с выходов блока 11 оперативной

памяти и вырабатываются импульсы ±1

коррекции кода ГО, которые поступают на счетные входа реверсивного счетчика 13 (фиг. Зо).

Одновременно в цифровом компараторе 9 производится сравнение кода . выходным кодом блока 10

торе 9 производится сравнение кода . выходным кодом блока 10

(фиг, Зи) постоянной памяти, в который при регулировке преобразователя для каждого СКД 1 заносятся коды положения маркерного сигнала -в диапазоне кода ТО. При совпадении входных кодов цифрового компаратора 9 и наличии единичного маркерного сигнала с выхода аналогового компаратора 8 (в нулевом периоде ТО) выходной сигнал цифрового компаратора 9 сбрасывает в ноль реверсивный счетчик 13 (фиг.3м). При.отсутствии выходного сигнала цифрового компаратора 9 сброс в ноль

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством. С целью расширения диапазона работы в многоканальный преобразователь перемещения в код, содержащий синусно-косинусные датчики (СКД) 1, первый коммутатор 2, аналого-цифровой преобразователь (АЦП) 4, блок 5 памяти и блок 6 управления, введены второй коммутатор 3 и формирователь 7 кода грубого отсчета (ГО), который содержит аналоговый 8 и цифровой 9 компараторы, блок 10 постоянной памяти, блок 11 оперативной памяти, блок 12 сравнения и реверсивный счетчик 13. Блок 6 управления циклически вырабатывает коды адресов подключаемых каналов и последовательности управляющих импульсов. АЦП 4 формирует код точного отсчета (ТО) выбранного канала. Из блока 5 памяти в реверсивный счетчик 13 заносится код ГО выбранного канала. В блоке 12 путем сравнения текущего кода ТО с предыдущим кодом ТО выбранного канала формируются импульсы коррекции, поступающие на счетный вход реверсивного счетчика 13. При поступлении через коммутатор 3 маркерного сигнала, соответствующего нулевому положению вала СКД 1 выбранного канала, цифровой компаратор 9 сбрасывает реверсивный счетчик 13 в "О". В конце цикла код ТО запоминается в блоке 11, а код ГО - в блоке 5. В следующем цикле производится формирование кодов ТО и ГО следующего канала. 1 з.п. ф-лы, 3 ил.

50

ступают на входы АЦП 4, где преобра- реверсивного счетчика 13 не произво- зуются -в код угла точного отсчета (то) в пределах полюсного деления, Фазоинвертор 17 вместе с делителем 14 (фиг. 2) образуют фазорасщепитель, из выходных сигналов которого в блоке 15 компараторов по сигналу блока 6 (фиг. За) вырабатывается однопере- менный код. При использовании в блоке 15 компараторов типа КР597СА2 с запоминанием сформированный код запоминается и в шифраторе 16,-выполненном на сумматорах по модулю 2, и преобразуется в двоичный арифметический код (фиг. Зк).

55

дится.

Одновременно с подключением выходных сигналов СКД 1 вь1бранного канала на выходах блока 5 формируется код ГО предыдущего измерения в данном канале (фиг. Зз), который поступает на установочные входы реверсивного счетчика 13 и заносится в него по сигналу блока 6 (фиг. Зб,н): Код предыдущего цикла измерения в данном канале корректируется выходными импульсами блока 12 в текущем цикле измерения. В результате в реверсивном счетчике 13 формируется текущий код ГО (фиг. Зн) .,

реверсивного счетчика 13 не произво-

дится.

Одновременно с подключением выходных сигналов СКД 1 вь1бранного канала на выходах блока 5 формируется код ГО предыдущего измерения в данном канале (фиг. Зз), который поступает на установочные входы реверсивного счетчика 13 и заносится в него по сигналу блока 6 (фиг. Зб,н): Код предыдущего цикла измерения в данном канале корректируется выходными импульсами блока 12 в текущем цикле измерения. В результате в реверсивном счетчике 13 формируется текущий код ГО (фиг. Зн) .,

который по адресу подключенного канала и выходному импульсу блока 6 (фиг. Зг) записывается в блок 5 памяти (фиг. Зз). По этому же импульсу блока 6 (фиг, Зг) в блок 11 памяти записывается текущий код (фиг.Зж На этом преобразование в текущем цикле с выбранным СКД 1 заканчивается и блок 6 вырабатывает адрес подключе НИН следующего СКД 1, и цикл преобразования со следуклцим СКД 1 повторяется.

Формула изобретения

управляюЕЦих входов и с управляющими входами с первого по четвертый формирователя кодов грубого отсчета, выходы которого соединены с информационными входами блока памяти, а четвертый выход блока управления соединен с управляющим входом блока памяти.

/