Многоканальное устройство для ввода аналоговых данных Советский патент 1989 года по МПК G06F3/05 

кэ

сд

3 5П

входных аналоговых сиг Игикзн. Устройство содержит первый счетчик t, первый дифроаналогевый преобразователь 2, каналы 3 ввода аналоговых данных, блок 4 формирования приоритетного адреса, второй цифроаналогевый преобразователь 5, блек 6 управления эталоном, первый блек 7 элементев И, первый элемент ИЛИ 8, аналоговый сум- матер 9, третий цифреаналоговый преобразователь 10, первый компаратор

11, второй элемент ИЛИ 12. Указанная цель достигается за счет введения второго цифроаналегового преебразо- 5 вателя 5, блека 6 управления эталоном, первого блока 7 элементов И, первого элемента ИЛИ 8, аналогового сумматора 9, третьего цифреаналегеве- го преебразевателя 10, первеге компа10 ратера 11 и второго элемента ИЛИ 12. 6 ил.

Изобретение относится к измерительной и вычислительной технике и может быть использовано в системах сбора данных и обработки аналоговой информации. Целью изобретения является повышение быстродействия устройства за счет совмещения во времени процессов кодирования информации и чтения данных при любом варианте распределения по диапазону значений входных аналоговых сигналов. Устройство содержит первый счетчик 1, первый цифроаналоговый преобразователь 2, каналы 3 ввода аналоговых данных, блок 4 формирования приоритетного адреса, второй цифроаналоговый преобразователь 5, блок 6 управления эталоном, первый блок 7 элементов И, первый элемент ИЛИ 8, аналоговый сумматор 9, третий цифроаналоговый преобразователь 10, первый компаратор 11, второй элемент ИЛИ 12. Указанная цель достигается за счет введения второго цифроаналогового преобразователя 5, блока 6 управления эталоном, первого блока 7 элементов И, первого элемента ИЛИ 8, аналогового сумматора 9, третьего цифроаналогового преобразователя 10, первого компаратора 11 и второго элемента ИЛИ 12. 6 ил.

Изобретение отнесится к ебласти измерительней и вычислительной техники и межет быть испельзоване в системах сбора данных и обработки ана- легевой инфермации.

Целью изебретения является повышение быстродействия устройства за счет совмещения ве времени процессев кодирования инфермации и чтения данных при любом варианте распределения пе диапазену значений входных аналоговых сигналов.

На.фиг. 1 приведена схема устройства; на фиг. 2 - схема канала введа аналегевых данных; на фиг. 3 -. схема блока управления эталоном; на фиг. 4-6 - временные диаграммы.

Схема (фиг.1) содержит первый счетчик 1, первый цифреакалеговый . преебразеватель (ДАЛ) 2, каналы 3 ввода аналегевых данных, блек 4 формирования приеритетнего адреса, вте- рой ЦАП 5, блок 6 управления эталоном, первый блек 7 элементев И, пер- вый элемент ИЛИ. 8, аналоговый сумматор 9, третий ЦАП 10, первый кемпара тор 11, втерой элемент ИЛИ 12, вхед 13 сброса устройства, вхед 14 запуска устройства, выхед 15 запроса чте- ния устрейства, выход 16 кенда епера ции устройства, дход 17 чтения устройства, выхед 18 данных устрейства, выхед 19 адреса устройства, аналоговые входы 20 устрейства, .выхед 21 первеге ЦА11 2, выхед 22 счетчика 1, выхед 23 установки блока 6, выхед 24 пелярнести блека 6, выхед 25 счета блока 6, выход 26 записи блока,6, первую группу выходов 27 данных бло- ка 6, вторую группу выходов 28 данных блока 6, вхед 29 данных блека 6, выход 30 кодирования блека 6, вькод 31 Работа блока 6.

Блок 4 формирования приоритетнеге адреса (фиг.2) содержит второй кемпаратер 32, элемент 33 задержки, первый триггер 34, элемент 35 ЭКВИВАЛЕНТНОСТЬ, первый элемент И 36, третий элемент ИЛИ 37, элемент 38 буферной памяти, втерой триггер 39.

Блек 6 управления эталенем (фиг.З) седержит третий триггер 40, четвертый элемент ИЛИ 41, втерей, третий и четвертый элементы И 45, 42, 43, од- новибратор 44, генератор 46 импульсов регистр 47 песледевательных приближений, четвертый триггер 48, втерей счетчик 49, пятый элемент ИЛИ 52, регистр 53 яаннь.пс.

Выхед счетчика 1 подключен к вхеду первеге ЦАП 2 и к входам данных элементев 38 буферной памяти в каждом канале 3 ввода аналоговых данных, выхед первого ЦАП 2 соединен с вторыми вхедами каждеге кемпаратера 32 в каналах 3 введ,а аналегевых данных, первые вхеды кетерьгх являются аналеге- выми вхедами 20 устрейства, инферма- циенные выхеды элементев 38 буферной памяти всех каналев 3 введа аналегевых данных ебъединены и являются вы- хедем 18 данных устрейстэа, а группа выходов адреса блока 4 формирования приеритетнего адреса является выходом 19 адреса устрейства, в каждем канале 3 введа аналеговых данных выхед кемпаратора 32 соединен с первым и через элемент 33 задержки с вторьм входами элемента 35 ЭКВИВАЛЕНТНОСТЬ, а также поступает на соответствующий вхед втерЬге ЦАП 5, выхед элемента 35 ЭКВИВАЛЕНТНОСТЬ в каждом канапе 3 введа сшалегевых данных соединен с третьим вхедем элемента И 36, втерей вхед котереге подключен к инверсному выходу триггера 34 и к входу разре5

32,

1501

а первый вход

15

20

шения компаратора

соединен с выходом 31 Работа блока 6 управления эталоном, выход элемента И 36 каждого канала 3 ввода аналоговых данных соединен с входами установки триггеров 34, 39 с записи соответствующего элемента 38 буферной памяти, вход чтения каждого из которых соединен с соответствующим номе- ю ру канала выходом блока 7 элементов И и первым входом элемента ИЛИ 37 одноименного канала 3, выход которого подключен к входу сброса триггера 39, а второй вход соединен с входом 13 сброса устройства, вход сброса триггера 34 каждого канала 3 ввода аналоговых данньгх соединен с входом сброса счетчика 1 и выходом 23 установки -блока 6 управления эталоном, прямой выход второго триггера 39 каждого канала 3 ввода аналоговых данных поступает на соответствующий вход элемента ИЛИ 8 устройства и блока 4 формирования приоритетного адреса, выход второго ЦАП образователя 5 соединен с первым входом аналогового сумматора 9, второй вход которого подключен к выходу третьего ЦАП 10, а выход соединен с вторым входом компаратора 1, первый вход которого подключен к выходу 21 первого ЦАП 2, а выход соединен с входом 29 данных блока 6 управления эталоном, строби- рующий вход блока 7 элементов И соединен с блокирукяцим входом блока 4

формирования приоритетного адреса и является входом 17 чтения устроист- ва, выход первого элемента ИЛИ.8 подключен к первому входу элемента ИЛИ 12 и является выходом 15. запроса чтения устройства, второй вход второго элемента ИЛИ 12 соединен с выходом 30 кодирования блока 6 управления эталоном, а выход является выходом 16 конца операции устройства, информационный вход счетчика 1 соединен с первой группой выходов 27 даннь1х блока 6 управления эталоном, вторая группа выходов 28 данных которого поступает на вход третьего ЦАП 10, вход запуска блока 6 является входом 14 запуска устройства, а вход сброса блока 6 является входом 13 сброса устройства, выХод 26 записи блока 6 управления эталоном соединен с синх- ровходом параллельной записи счетчика 1, выход 25 счета блока 6 управления эталоном подключен к счетному

25

30

,с

40

д5

5

50

1501025

5

0

входу счетчика ности соединен

I , а выход 24 поляр- . с входом управления

реверсом счетчика I, в блоке 6 управления эталоном вход установки триггера 40 соединен с входом 14 запуска устройства и с первым входом элемента ИЛИ 52, выход первого триггера подключен к первому входу элемента И 45 и является выходом 30 кодирования блока 6, второй вход элемента И 45 соединен с первыьш входами элементов И 42, 43, с синхровходом регистра 47 последовательных приближений и с выходом одновибратора 44, вход которого соединен с синхровходом регистра 53, с выходом элемента ИЛИ 52 и является выходом 26 записи блока 6, выход элемента И 45 подключен к входу генератора 46 и является выходом 31 Работа блока 6, выход генератора 46 является выходом 25 счета блока 6, выход гедератора 46 соединен со счетным входом счетчика 49 и является вы5 ходом счета блока 6, выход счетчика .49 подключен к первому входу блока элементов И 51 и к входу дешифратора 50, все выходы которого, кроме последнего, соединены с соответствую0 щими входами элемента ИЛИ 52., а по- следний - поступает на первый вход элемента ИЛИ 41, второй вход которого соединен с входом сброса счетчика 49 и является входом 13 сброса устс ройства, а выход подключен к входу сброса триггера 40, к входу сброса регистра 53 и регистра 47 последовательных приближений и является выходом 23 установки блока 6, вход 29

0 данных блока 6 управления эталоном соединен с входом данных регистра 47 последовательных приближений, с вторым инверсным входом элемента И 42 и вторым входом элемента И 43, выход

5 которого подключен к входу сброса :триггера 48, установочный вход которого соединен с выходом элемента И 42, выход регистра 47 последовате.пь- ных приближений соединен с вторым входом блока 51 элементов И н является первой группой выходов 27 данных блока 6 управл ения эталоном, выход блока 51 элементов И соединен с информационным входом регистра 53, вы5 ход которого является второй группой выходов 28 данных блока 6 управления эталоном, выход 24 полярности которого является прямым выходом триггера 48.

0

Многоканальное устройство для ввода пналоговых данных работает следую- 1Щ1М образом.

Установочным сигналом но входу 13 сброса осуществляется в каждом канале 3 ввода аналоговых данных сброс второго триггера 39 через элемент ИЛИ 37, а в блоке 6 управления эталоном сброс счетчика ft9 и через эле- мент ИЛР1 41 начальная установка триггера 41, регистра 47 последовательных приближений, регистра 53 и через выход 23 установки начальная установка счетчика 1 и в каналах 3 ввода аналоговых данных осуществляется начальная установка триггера 34. При этом сигналом с инверсного выхода триггера 34 в каналах 3 разрешается. работа компаратора 32 и подается раз решающий сигнал на второй вход элемента И 36, нулевой сигнал с прямого выхода триггера 39, поступающий на входы элемента ИЛИ 8 устройства и на входы блока 4 формирования приоритет него адреса, свидетельствует об отсутствии информации в элементе 38 буферной памяти соответствующего канала 3-ввода аналоговых данных; выход счетчика 1 имеет нулевое знача- ние; в блоке 6 управления эталоном с единичного выхода триггера 40 через элемент И 45 запрещается работа генератора 46, регистр 53 обнуляется, исходным состоянием регистра 47 по- следовательных приближений является состояние со взведенным старшим разрядом, т.е. на его выходе присутствует код: 100...00, счетчик 49 обнуляется. .

Работа устройства начинается непосредственно с момента подачи чере вход 14 запуска сигнала запуска на вход блока 6 управления эталоном. Временная диаграмма работы блока 6 приведена на фиг. 4.

Сигнал запуска по входу 14 устанавливает в единичное состояние триггер 40 блока 6 управления эталоном и через элемент ИЛИ 52 проходит на вход одновибратора 44, синхровход регистра 53 и через выход 26 записи блока 6 поступает на синхровход параллельной записи счетчика 1. При этом одновибратор 44 формирует им- пульс отрицательной полярности длительности t с целью заблокировать на время t прохождение разрешающег сигнала с выхода триггера 40 на управляющий вход генератора 46, еди- Ш1ЧНЫЙ сигнал с выхода триггера 40 через выход 30 кодирования блока 6, элемент ИЛИ 12 поступает на выход 16 устройства. Наличие единичного сигнала на выходе 16 свидетельствует о том, что многоканальное устройство для ввода аналоговых данных находится в состоянии выполнения приоритетных функций. В регистр 53 на данном такте работы устройства заносится нулевой код, так как наличие на выходе счетчика 49 нулевой кодовой комбинации, а на выходе регистра 47 последовательных приближений кодовой комбинации с единицей в старшем разряде даст в итоге на выходе блока 51 элементов И нулевую кодовую комбинацию. В счетчик 1 будет записана кодовая комбинация с единицей в старшем разряде, т.е. код соответствующий половине диапазона аналоговых сигналов.

На фиг. 4.показано, что аналоговый сигнал на выходе первого ЦАП 2 за время t, установится равным половине диапазона аналоговых сигналов. Так как этот сигнал с выхода 21 поступает на вторые входы компаратрров 32, на первые входы 20 которых поданы входные аналоговые величины, то часть компараторов 32 сработает, а часть нет. Компаратор 32 срабатывает т,е, вьщает на своем выходе единичны сигнал, если входной сигнал больше или равен опорному, т.е, сигналу с выхода первого ЦАП 2, С изменением состояния выхода компаратора 32 с помощью элемента 33 задержки и элемента 35 ЭКВИВАЛЕНТНОСТЬ на третьем входе элемента И 36 формируется сигнал, но до поступления разрешающего сигнала Работа по входу 31 прохождение его на выход элемента И 36 заблокировано. Поэтому возможное срабатывание компаратора 32 в процессе подготовительных к процедуре измерений операций не приводит к каким-либо изменениям в схеме. Выходы компараторов 32 всех каналов 3 ввода аналоговых данных поступают на входы второго ЦАП 5. Аналоговый выход ЦАП 5 отмасшта- бирован таким образом, чтобы при наличии единиц на всех его входах аналоговый сигнал на выходе был бы раве максимальному значению аналогового сигнала на входах устройства, т,е. апазону. Выход ЦАП 5 подключен к

20

25

мерному входу аиалогоного сумматора 9, ня )зторой вход которого подается сигнал с выхода третьего ЦАП 10, на вход которого по входу 28 поступает управляющий сигнал с регистра 53 блока 6 управления эталоном. Ко на первом такте работы устройства на выходе регистра 53 присутствует нулевой

код, что соответствует нулевому сиг- Q налу на выходе третьего ЦАП 10, который также приведен к масштабу входных сигналов. Следовательно, на первом такте работы устройства сигнал на выходе аналогового сумматора 9 со- j ответствует сигналу на его первом входе. Этот сигнал, вес которого пропорционален числу сработавших компараторов 32 в блоках 3 при установке эталона, равным половине диапазона, поступает на первый вход компаратора 32, на второй вход которого подается эталонньш сигнал по входу 21 с выхода первого ЦАП 2.

Компаратор 32 срабатывает, если

сигнал с выхода аналогового сумматора 9 больше или равен эталонному сигналу на его первом входе. Срабатывание компаратора 32 свидетельствует, что в нижней половине диапазона аналоговых сигналов находятся сигналы на половине и более аналоговых входах устройства. В противном случйе на выходе компаратора 32 сохраняется нулевой сигнал. Сигнал с выхода компаратора 32 поступает на вход 29 дан- ных блока 6 управления эталоном, где он поступает на информацио.нный вход регистра 47 последовательных приближений и на вторые входы элементов И 42, 43. ..

. Все описанные процессы должнь завершиться за время длительности импульса одновибратора 44. С завершением импульса на выходе одновибратора 44 по переднему фронту через элемент И 45 запустится генератор 46, с выхода элемента И 45 по выходу 31 во всех каналах 3 ввода аналоговых данных сигналом Работа разблокируются элементы Н 36, в регистр 47 по- следовательньк приближений в блоке 6 управления эталоном запишется код 110...00 или 010...О в зависимости от значения сигнала на его информационном входе, триггер 48 блока 6 управления эталоном будет установлен в нулевое или единичное состояние, также в зависимости от значения сигнала

30

35

40

45

5а

55

20

25

Q j

30

5

0

5

а

5

на выходе компаратора 32, сигналы с выхода генератора 46 начинают поступать на счетньй вход счетчика 49 и по выходу 25 на счетный вход счетчика 1. При этом направление счета - суммирование или вычитание счетчика 1 - определяется по выходу 24 сигналом полярности с выхода второго триггера 48 блока 6 управления эталоном. А именно, единичное значение на. выходе компаратора 32 должно приводить к вычитающему режиму работы счетчика t, так как большая часть входных сигналов находится в нижней половине диапазона аналоговых сигналов и разворачивание эталонной меры целесообразно начинать именно с этой области диапазона. В этом случае первые результаты будут получены в начальной стадии разворачивания эталонной меры и, следовательно, раньше можно будет начать процедуру чтения. Поступление импульсов на счетный вход счетчика 1, выход которого по- ; ступает на вход первого ЦАП 2, приводит к разворачиванию эталонной меры, которая поступает на вторые входы компараторов 32 в каналах 3 ввода аналоговых данных. Параллельно заполняется счетчик 49.

На фиг, 4 разворачивание эталонной меры на выходе первого ЦАП 2 показано вниз от середины диапазона. По мере уменьшения эталонного сигнала на вторых входах компараторов 32 ка- - налов 3 ввода аналоговьгх данных ранее сработавшие компараторы будут сбрасываться. При этом на отрицательном фронте на выходе компаратора 32 совокупность элементов 33 задержки и элемента 35 ЭКВИВАЛЕНТНОСТЬ будут формировать выходной импульс, как и на положительном фронте. Но теперь этот импульс, будет проходить на выход элемента И 36, так как на первом и втором его входах установлены разрешающие потенциалы. Импульсом с выхода элемента И 36 осуществляется заспись данных по выходу 22 с выхода счетчика I в элемент 38 буферной памяти того канала 3 ввода аналоговых данных, компаратор 32 которого вновь сбросился.

Таким образом, так как состояние счетчика 1 на момент сброса соответствующего компаратора эквивалентно в анало говой форме входному аналогово- му сигналу на соответствующем входе

1115

20 устройства, то, следовательно, в элемент 38 памяти заносится цифровой эквивалент входного аналогового сигнала. Кроме того, тем же сигналом с выхода элемента Н 36 осуществляется установка триггеров 34, 39 соответствующего канала 3 ввода аналоговых данных, С инверсного выхода первого триггера 34 при этом запр ;шается выход элемента И 36, т.е. канал становится невосприимчив к дальнейшим изменениям входных сигналов, так как компаратор 32 также выключается вплоть до появления нового сигнала установки по выходу 23, который может появиться только после завершения всего цикла кодирования. Также - взводится триггер 39-, сигнал с выхода которого поступает на один из входов элемента ИЛИ 8 и с его выхода на выход 15.устройства, а также через элемент ИЛИ 12 на выход 16 устройства. Сигнал с выхода триггера 39 ступает также на один из входов блока 4 формирования приоритетного адреса.

С появлением первого результата в одном из каналов 3 вйода аналоговых данных с учетом Нсшичия сигналов запроса чтения и конца операции соответственно на выходах 15 и 16 независимо от процедуры кодирования можно осуществлять процедуру чтения.

При чтении данных из элемента 38 буферной памяти любого канала 3 ввода аналоговых данных на его вход чтения от блока 7 элементов И по радиальной линии поступает импульс чтения, который открывает выходы соот-. ветствующего эле-мента 38 буферной памяти на выход 18 данных и через элемент ИЛИ 37 сбрасывает триггер 39 соответствующего канала. .

Следует отметить,, что если бы разворачивание эталонной меры происходило бы не сверху вниз, как это описано, а снизу вверх, т.е. в каналах компараторы на сбрасывались, а устанавливались, то последовательность работы элементов канала была бы такой же, так как на выходе элемента 35 ЭКВИВАЛЕНТНОСТЬ сигнал формируется на обоих фронтах с выхода компаратора 32.

На фиг. 5 приведена временная диаграмма работы канала 3 ввода аналоговых данных.

5 I

Таким образом на нервом такте ра- боты устройства происходит разворачивание эталонного сигнала в одной из

половины диапазона аналоговых сигналов в нижней либо в верхней в зависимости от Toi o, и какой половине находится большая часть входных величин. В первом случае счетчик 1 изменит

свое состояние от кода 100 ... О до кода 00 ... О, а во втором случае счетчик 1 изменит свое состояние от кода 1000 ... 00 до 00 ... О, т.е. до переполнения. В обоих ситуациях

счетчик 49 в блоке 6 управления эталоном заполнится до состояния 100 ... О (при равной разрядности счетчиков). Эта кодовая комбинация выделяется дещифратором 50, с выхода которого через элемент ИЛИ 52 формируется второй тактовый сигнал работы устройства. Этим сигналом через одно- вибратор 44 и элемент И 45 останавливается вновь на время генератор 46.

По выходу 26 в счетчик 1 осуществляется запись нового начального слова. Это слово будет 010 ... О, если перед этим было разворачивание вверх, или СЛОВО 1100 ... О, если на первом

такте было разворачивание вверх. Первый означает начальную установку 1/4 аналогового диапазона, а второй соответственно 3/4 аналогового диапазона. Эти точки будут исходным пунктом

второго такта разворачивания эталона . ,

Каково 7се положение с компараторами 32 и ЦАП 5 Если разворачивание эталона производилось на первом такте вниз, то это выключит из работы все компараторы 32, сигналы с входов 20 которых лежат в нижней половине диапазона. Если же разворачивание эталонной меры на первом такте рабо- ты устройства производилось вверх, то это выключит из дальнейшей работы все компараторы 32 с сигналами, лежащими в верхней половине диапазона. В первом случае дпя оценки остав- шихся входов в верхней часТи диапазона с помощью ЦАП 5 необходимо к значению на его выходе добавить значение в половине диапазона. Т.е.; необходим пьедестал в 0,5 диапазона. Во втором случае, когда на втором такте разворачивание будет в нижней части диапазона, пьедестал не требуется. Для создания пьедестала используется ЦАП 10, аналоговый сумматор 9,

а в блоке 6 управления эталоном блок 51 элементов Н и регистр 53. Как видим, запись в регистр 53 производится по переднему фронту сигнала с выхода элемента ИЛИ 52. В начале второго такта на выходе счетчика 49 имеется код 100...О, а на выходе регистра 47 последовательных приближений код 1100...0 или код 0100 ... 0. Т.е. в регистр 53 будет записан код 100 ... О или код 00 ... ОБ зависимости от состояния старшего разряда на выходе регистра 47 последовательных приближений. Но в старший разряд регистра 47 последовательньк приближений записывается единица в том случае, если на выходе компаратора 11 была единица и затем следовало разворачивание эталона вниз. Т.е. с выхода регистра 53 через ЦАП 10 пьедестал будет формироваться именно в . тех случаях, если на предыдущем такте было разворачивание вниз. Аналогичным образом формируется пьедестал и на последующих тактах работы устройства. Т.е. пьедестал может быть и в 1/2 диапазона, и в 3/4 диапазона, и в 2/4 диапазона и т.д. Механизм формирования пьедестала показан на временных диаграммах фиг. 6. На фиг.6 показано формирование пьедестала на третьем такте работы устройства. При этом пьедестал формируется после разворачивания вверх в верхней половине иапазона и разворачивания вниз в нижней четверти диапазона, перед разворачиванием эталона вверх во второй четверти диапазона.

Новый начальный сигнал, установ- енньш на-выходе 21 с выхода первого АП 2, воздействует на вторые входы.

компараторов 32 каналов. Вновь взведется часть ранее не срабатывавших компараторов 32, если новое исходное состояние эталона 3/4 диапазона, или сбросится ряд ранее взведенных, но не опропгенных компараторов, если новое исходное значение эталона равно 1/4 диапазона. При этом ЦАП 5 управляют взведенные компараторы 32 за исключением уже опрошенных на первом такте работы.

При этом в верхней части диапазона на входы компаратора 11 будет поано эталонное напряжение в 3/4 диапазона и напряжение с выхода аналогового сумматора 9, равное сумме пьедестала в 1/2 диапазона, поступающего с выхода ЦАП 10, и напряжению с выхода ЦАП 5. Поскольку предыдущее разворачивание эталонной меры было вниз, то очевидно, что в верхней половине диапазона лежит менее 1/2 входных сигналов. Следовательно, так как компараторы всех каналов, сигналы на входах которых лежат в нижней

0 половине диапазона, уже заблокированы, то в зависимости от того, сколько входных сигналов лежит в третьей четверти (при счете снизу) диапазона, на выходе ЦАП 5 может появиться

5 сигнал от О до 1/2 диапазона. Т.е. суммарный сигнал на выходе аналогового сумматора 9 в принципе может находиться в диапазоне от 1/2 до 1,0 диапазона. Следовательно, в зависи0 мости от распределения входных сигналов в верхней части диапазона компаратор 1I может сработать или не сработать. Аналогично первому такту работы устройства компаратор 11 сра5 батывает, если сигнал с выхода аналогового сумматора 9 превышает уровень в 3/4 диапазона. Это событие i-означает , что число входных сигналов, находящихся в диапазоне от 1/2 до

0 3/4 диапазона, превышает 1/4, общего числа входных сигналов. Следовательно, дальнейшее разворачивание эталонной меры целесообразно вести именно в этом направлении. Может случиться так, что после разворачивания эталона на первом такте работы устройства . в верхней части останется вообще менее 1/4 входных сигналов, тогда дальнейшее разворачивание эталона

0 возможно примет не оптимальный характер. Однако это не скажется на конечный результат работы, так как при двух тактах работы устройства выход по чтению за пределы цикла коди5 рования не мржет превысить величины (1/4) аналоговых входов, а при трех тактах величины - (1/8) аналоговых входов, т.е. величин получаемых при оптимальном алгоритме разворачива0 ния, но при худшем распределении входных сигналов.

В нижней части диапазона на втором такте разворачивания эталона на входы компаратора 11 подается по выходу 21 начальный сигнал в 1/4 диа- пазона и сигнал с выхода ЦАП 5, который также может меняться в интервале от О до 1/2 диапазона. Напряжение пьедестала, в этом случ,и отсутствует.

5

В результате сравнения компаратор I вырабатывает сигнал, оиределяющий напранлепие дальнейшего разворачивания эталона. На фиг. 4 показано, что па втором такте работы устройства компаратор 11 не срабатывает. В этом случае по- переднему фронту импульса с выхода одновибратора 44 в блоке 6 управления эталоном триггер 48 перейдет в единичное состояние и по выходу 24 полярности переведет счетчик 1 в режим суммирования. Одновременно в регистр 47 последовательных приближеЩ1Й будет записана кодовая комбинация, соответствующая начальной точке разворачивания эталона на предстоящем третьем этапе работы устройства. В соответствии с вариантом разворачивания эталона на фиг. 4 кодовая комбинация на выходе регистра 47 последовательных приближений на втором такте работы устройства будет следующая - 1010 ... 0. Следовательно, начальная точка разворачивания эталона на третьем такте работы устройства будет равна 0,625 диапазона. С окончанием импульса с выхода одно- вибратрра 44 вновь через первый элемент И 45 запускается генератор 46, а по выходу 31 в каналы ввода 3 аналоговых данных поступает разрешающий сигнал Работа, который позволяет воспринимать управляющие сигналы с выходов компараторов 32 элементам 38 буферной памяти. Следующая кодовая комбинация, вьщеляемая счетчиком 49, будет код 1100 ... О, т.е. в счетчик 1 добавится (или убавится) число импульсов, соответствующее прохождению эталонной мерой -при разворачивании четверти диапазона.

Работа устройства на третьем и последующих тактах протекает аналогично. Число тактов в пределе равно разрядности блоков 2 и 10. Особо следует отметить прерывания процесса деления диапазона по правилу дихотомии по признаку наибольшего скопления входных сигналов. Реализуется прерывание процесса дихотомии методом ограничения числа разрядов регистра 47 последоватег ьнЕ 1Х приближений и регистра 53 по сраннрпию со счетчик,ом 1 . Т.е. парал.тго. запись начальных кодов счетчик.ч 1 прои- водят только в старшие разряди. Действительно, еспи например, регистр 47 пocлeдoвaтeJ7ь ных приб./гиж lun t будет только трех5 f

разрядным при двенадцатиразрядном счетчике 1, то параллельную запись начальных кодовых комбинаций следу- ет производить только в 3 старших разряда, а в остальные разряды записываются нули. Тогда вследствие то- го, что на четвертом такте работы устройства вновь вводимая единица вы- ходит за пределы разрядной сетки,

устройство вновь вернется в предьщу- щую точку разворачивания, а так как необработанные каналы 3 ввода аналоговых данных остались только в одной части диапазона, пьедестал будет также установлен но результатам предыдущего разворачивания, то последний такт разворачивания эталона неизбежно будет направлен в необработанную зону диапазона. Соответственно числу планируемых тактов работы устройства должен иметь и число выходов дешифратор 50.

Переполнение счетчика 49 соответ- ствует полному прохождению эталоном диапазона аналоговых сигналов. Это состояние счетчика 49 выявляется на последнем выходе дешифратора 50. Этим сигналом сбрасывает первый триг- гер 40, регистр 47 последовательных приближений, регистр 53 и по выходу 23 счетчик Г и триггер 34 в каналах 3 ввода аналоговых данных. Измерительная часть устройства приходит в исходное состояние. Устройство вновь может-быть запущено сигналом запуска по входу 14.

Однако хотя процедура измерений и завершена, но не все данные могут быть еще прочитаны из элементов 38 буферной памяти каналов. Поэтому, хотя и сигнал кодирования с выхода 30 снимается на второй вход элемеи- . та ИЛИ 12, на первом ее входе может еще присутствовать сигнал с выхода элемента ИЛИ 8 запроса чтения. Сигнал с выхода элемента ИЛИ 12 Конец работы сбрасывается только при условии отсутствия запросов на чтение и за- вершение процедуры кодирования.

. Принципиально содержимое элементов 38 буферной памяти может и не прочитываться, В этом случае устройство работает аналогичным образом, а информация в элементах 38 буферной памяти обновляется.

Чтение данных из многоканального устройства для ввода akaлoгoвыx дан-, ных может осуществляться при нали 7)S()|{1

ин сигнала Запрог чтения на выхое 15. Следует отметить, что этот сигнал в процессе кодирования в заисимости от скорости чтения и иненсивности поступления новых данных ожет и сниматься. Но всегда, когда присутствует потенциал на выходе 16 Конец операции сохраняется возмож- ность появления сигнала запроса чте- ю

НИН .

В процессе срабатывания вторых триггеров 39 в каналах 3 ввода аналоговых данных при записи информации в элементы 38 буферной памяти соответ- )5 ственно через элемент ИЛИ 8 формируется сигнал запроса чтения, а на выоде блока 4 формирования приоритетного адреса формируется двоичный код старшего из выставивших запрос кана- 20 ов на выходе 19 адреса канала и унитарный позиционный код старшего из выставивших запрос канала на группе выходов блока 4 подключенных к входам блока 7 элементов И. По импульсу чте- 25 ния на одноименном входе 17 (старшем из выставивших запрос каналов З) на выходе блока 7 элементов И появляется сигнал, поступающий по индивидуальной линии на вход чтения соответствующего ЗО канала. При этом триггер 39 в соответствующем канале сбрасывается, а выходы элемента 38 буферной памяти открываются на выход 19 данных. Опрошенный канал вследствие сброса триг- гера 39 снимает запрос, а на выходах блока 4 формирования приоритетного адреса устанавливается адрес следующего по старшинству из запросивших чтение каналов. Таким образом одно- Q временно осуществляется чтение данных и номера канала, по которому получены эти данные. Для исключения сбоя во время чтения сигналом чтения временно блокируется работа блока 4 формирова- .с ния приоритетного адреса.

Таким образом устройство позволяет осуществлять процедуру чтения независимо от процедуры кодирования и, кроме того, за счет получения резуль- о татов в начальной части процедуры коирования получается почти полное совмещение во времени кодировага1я и чтения данных, что позволяет значительно сократить время ввода данных с в ЦВМ. Формула и : обретения

Многоканальное ycTpoficTi.-.o для ввода аналоговьсх данных, содержащее

231Н

П4 . c ieтчик, первь й цифроанллог О- рый преобра:1опагель, блок формирования приоритетного адреса и каналы ввода аналоговых данных,- каждый из которых со/тержит второй компаратор, первый и BTopoii триггеры, элемент буферной памяти, причем выход первого счетчика подключен к входу первого цифроаналогового преобразователя и к входям данных элементов буферной памяти, выход первого цифроаналого- вого преобразователя соединен с вторыми входами вторых компараторов, первые входы которых являются аналоговыми входами устройства, выходаг элементов буферной памяти являются выходом данных ycTpoiicTBa, а группа выходов блока формирования приоритетного адреса является выходом адреса устройства, отличающееся тем, что, с целью повышения быстродействия устройства за счет совмещения во времени процессов кодирования информации и чтения данных при любом варианте распределения по диапазону входных аналоговых сигна. юв, в него введены второй и третий цифроаналого вые преобразователи, аналоговый сумматор, первьй компаратор, первьш и второй элементы , п ервьп блок элементов И и блок управления эталоном, содержащий третий и четвертый тригге .ры, одновибратор, второй, третш и ; четвертый элементы И, генератор импульсов, второй счетчик, дешифратор, четвертьв и пятый элементы ИЛИ, регистр последовательных приближений, регистр данкмх и второй блок элементов И, а в каждый канал ввода аналоговых данных введены элемент задержки, элемент ЭКВИВАЛЕНТНОСТЬ, первый элемент И и третий элемент ИЛИ, причем выход второго компаратора соединен с первым входом элемента ЭКВИ- ВАЛЕНТН(1СТЬ и с входом элемента задержки, выходы вторых компараторов соединены с входами второго цифроаналогового преобразователя выход элемента- задержки соединен с вторым входом элемента ЭКВИВАЛКРИНОСТЬ, выход которого соединен с третьим входом первого элемента И, второй вход которого подключен к nnnepcHONry выходу первого триггера и j: лходу разрешения второго компаратора, а первый вход первого :5лрмепт;) Я соединен с выходом второго эле км1та И и с входом г енератора импулыим;, пыход первого

191

элемента И соединен с входами установки первого и второго триггеров и с входом записи элемента буферной памяти, вход чтения которого соединен с первым входом третьего элемента ИЛИ, входы чтения элементов буферной памяти соединены с соответствующими выходами первого блока элементов И, выход третьего элемента ИЛИ ю входами третьего и четвертого элементов И, выход второго счетчика соединен с входом дешифратора и с первым входом второго блока элементов И, выходы дешифратора, кроме последнего,

15 соединены с соответствующими входамиу начиная с второго, пятого элемента ИЛИ, последний выход дешифратора соединен с первым входом четвертого элемента ИЛИ, выход второго блока эле20 ментов И соединен с информационным входом регистра данных, входы установки и сброса четвертого триггера соединены соответственно с выходами . третьего и четвертого элементов И,

25 выход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ и является выходом запроса чтения устройства, выход второго элемента ИЛИ -является выходом конца операции

30 устройства, стробирующий вход первого блока элементов И соединен с блокирукнцим входом блока формирования приоритетного адреса и является входом чтения устройства выходы

подключен к входу сброса второго триггера, второй вход третьего элемента ИЛИ соединен с входом сброса второго счетчика, с вторым входом четвертого элемента ИЛИ и является входом сброса устройства, вход сброса первого триггера соединен с входами сброса третьего триггера, регистра последовательных приближений, регистра данных, первого счетчика и с выходом четвертого элемента ИЛИ, прямые выходы вторых триггеров соединены с соответствующими входами первого элемента ИЛИ и блока формирования приоритетного адреса, вход установки третьего триггера, соединен с первым входом пятого элемента ИЛИ и -являет- ся входом запуска устройства, вход данных-регистра последовательных приближений соединен с первыми входами третьего ц четвертого элементов И и с выходом первого компаратора, прямой выход третьего триггера соединен с первым входом второго элемента И и

с вторым входом второго элемента ИЛИ, е блока формирования приоритетного адвыход пятого элемента ИЛИ соединен с входом одновибратора, с синхровходом регистра данных и с синхровходом параллельной записи первого счетчика, выход генератора импульсов соединен дд со счетными входами первого и второго счетчиков, выход регистр а последовательных приближений соединен с вторым входом второго блока элементов И и с информационным входом пер- д вого счетчика, выход- регистра данных

реса еоединены с соответствующими информационными входами первого бло- ка элементов И, выход первого цифро- аналогового преобразователя соединен с первым входом первого компаратора, второй вход которого соединен с выходом аналогового сумматора, выходы второго и третьего цифроаналоговых преобразователей соединены соответственно ; С первыми вторым) входами аналогового сумматора.

501025 0

соединен с входом третьего цифроана- логового преобразователя, прямой выход четвертого триггера соединен с , входом управления реверсом первого счетчика, выход одновибратора соединен с вторым входом второго элемента И, с синхровходом регистра последовательных приближений и с первыми

реса еоединены с соответствующими информационными входами первого бло- ка элементов И, выход первого цифро- аналогового преобразователя соединен с первым входом первого компаратора, второй вход которого соединен с выходом аналогового сумматора, выходы второго и третьего цифроаналоговых преобразователей соединены соответственно ; С первыми вторым) входами аналогового сумматора.

20

21

3Z

55

гг

23

J f

т(ш5л1)

(К SADM 5)

3S

Зап

-

4m

h

38

;8

37

33

Фиг.г

фие.З

ФскЛ

фие.5

ЮВ

0t/e.S